关于培风图南培风图南的前身是成立于2011年苏州珂晶达电子有限公司（Cogenda）。以集成电路制造EDA软件国产化为使命，创始团队长期从事科学计算软件开发、集成电路辅助设计软件开发和相关的技术服务。公司主要服务于半导体Foundry和Fabless厂商，航天、国防行业元器件厂商，大专院校和研究院所，客户已遍及国内、欧美和亚太区域。公司在2013年被认定为技术企业，主要产品包括半导体器件和工艺仿真（TCAD）软件；辐射环境、输运和效应仿真分析软件；多物理数值仿真软件；三维网格划分和数据可视化软件等专业软件。公司立足于自主开发，掌握最前沿的并行数值计算核心技术，不断推动科学计算应用的前沿，是行业中的技术领跑者。如需了解更多信息，请访问公司网站www.pftn-semi.com。培风图南企业命题专项奖设置一等奖1队，每队奖金1万元；二等奖3队，每队奖金5千元。培风图南企业命题说明培风图南企业命题专项奖系针对初赛阶段设立的独立奖项，旨在表彰选择培风图南的优秀团队。该奖项由企业技术专家组评审，与大赛决赛奖项评选机制并行。入围决赛的团队将继续角逐大赛总决赛奖项，两类奖项互不冲突，获奖权益可叠加享受。培风图南创芯大赛人才政策培风图南鼓励并支持研发团队从创新大赛中发掘吸收人才。在招聘中，对获得三等奖及以上的同学，培风图南免笔试，提供优先录用的机会，可直达专业终面。获得offer的同学，公司将特别设定专项培训基金。培风图南企业命题交流QQ群443104933赛题：基于规则垂直纳米线阵列的高密度逻辑电路设计与DTCO协同优化一、赛题背景在先进逻辑和存储工艺的发展演进中，持续提升晶体管集成密度是半导体业界的核心研发方向。通常情况下，由于存储器电路是由高度重复的单元阵列组成的，结构高度规则，因此存储工艺中的晶体管密度通常显著高于逻辑电路。例如，图1展示了三代DRAM存储阵列的结构示意图。可以看到，字线（WL）和位线（BL）呈周期性的平行分布，有源区（ACT）构成了均匀、重复的阵列。这一规则化结构是存储器实现高密度集成的核心基础。图18F2、6F2、4F2DRAM的阵列结构，包括有源区(ACT)，字线(WL)和位线(BL)。1为了将DRAM存储单元从6F²进一步微缩到4F²，业界引入了平面面积更小的垂直沟道纳米线晶体管（见图2）。在4F²阵列中，每个位单元包含一个垂直方向的纳米线晶体管：每一根X方向的字线控制一行纳米线晶体管；每一根Y方向的位线连接一列中每一根纳米线晶体管底部的源端；而每一根纳米线晶体管的顶部，分别连接着一个独立的电容。图2上：6F2DRAM中的Saddle-Fin晶体管结构。下：4F2DRAM中的垂直纳米线晶体管。2相比之下，传统的逻辑电路通常由众多复杂且不规则的二维图形组成（见图3所示的FinFET工艺NOR2X1单元版图），有源区与互连的排布难以实现高度规则化，导致面积利用率受限，晶体管密度难以进一步提升。这也是本赛题探索规则化阵列结构用于逻辑电路设计的核心动因。图3FinFET工艺中NOR2X1单元的版图3二、解题目标与思路探讨本题核心探讨：能否借鉴存储器中高度规则的垂直阵列结构来实现逻辑电路？该类规则化结构的逻辑电路设计，能否在保证逻辑功能的前提下，实现晶体管密度与逻辑门密度的双重提升？同时需兼顾器件互连寄生、工艺可行性等工程化因素，实现设计与工艺的协同优化。图4展示了一种高度规则的垂直纳米线晶体管阵列。在该阵列中，每一根纳米线受上下两层栅极共同控制：下层Y方向栅极导线（Y-Gate）控制一列纳米线；上层X方向栅极导线（X-Gate）控制一行纳米线。该组纳米线在底部共享位于P阱中的N型源极，并在顶部拥有独立的N型漏端。因此，阵列中每一根纳米线等效于两个串联的N沟道晶体管。当控制该纳米线的X-Gate和Y-Gate均处于高电平时，纳米线导通，电子从底部的源极流向顶部的漏极（电流方向为顶部漏极至底部源极）。需注意，双层栅极的交叉布线会引入额外栅极寄生电容（Cgg），需在设计中考虑寄生优化。基于相同设计思路，可通过衬底掺杂与沟道类型调整，构造P型纳米线晶体管阵列。图4垂直纳米线组成的2X2阵列4进一步考虑图5(a)所示的3×3纳米线阵列。该阵列由3根N沟道纳米线和3根P沟道纳米线组成，栅极X-Gate和Y-Gate分别连接到A、B、C三个输入信号。三根N沟道纳米线共享底部接地的N型源极（VSS）；三根P沟道纳米线共享接电源的P型源极（VDD）；六根纳米线顶部的漏端共同连接到输出信号Y。对该3×3纳米线阵列的导通逻辑与电路拓扑进行整理，可得到图5(b)所示的电路原理图。这是一个三输入投票表决反相输出门电路（NMAJ3），其符号和逻辑真值表见表1。该NMAJ3电路的核心有源区面积约为36F²（F定义为金属最小节距，与FinFET逻辑门的F定义保持统一），若扣除栅极互连的寄生面积后，其有效面积较FinFET工艺下同等逻辑功能的三输入门电路缩小约8倍，充分证明规则排布的垂直纳米线阵列在实现高密度逻辑门电路方面的巨大潜力。（a）（b）图5由3x3垂直纳米线阵列构成的逻辑门NMAJ3电路表1NMAJ3电路真值表ABCY11101100101010010110010100110001本赛题选择用NMAJ3电路作为核心评估载体，是因为它是一种“万能逻辑门”（UniversalGate）。理论上任意规模和功能的逻辑电路，均可以由有限数量的NMAJ3门电路组成。然而，从理论可能走向工程可行性与经济性，仍存在巨大挑战。从理论可行性走向工程化落地，该类阵列结构仍面临器件寄生、工艺兼容、良率控制等诸多挑战。考虑到实验流片的周期长、成本高特性，本赛题要求参赛队伍在仿真环境中完成器件与电路的建模与验证，利用DTCO（设计与工艺协同优化）方法论，定量评估器件与电路的关键性能指标，实现设计方案的工程化优化。三、解题任务与交付物要求为兼顾评估的客观基准性与探索创新性，本赛题分为“任务一（固定参数基准建立）”与“任务二（开放式创新优化）”两个阶段。两个阶段，各阶段任务独立且层层递进。参赛队伍需统一使用MozzTCAD软件套件及通用SPICE软件依次完成以下要求：任务一：基础基准仿真（Baseline）任务说明：统一采用成熟的常规材料系统建立评分基准。参数设定要求：限定采用常规硅（Si）材料作为沟道，自行设定合理的基准特征尺寸及供电电压，在报告中明确列出。不需要考虑形成该结构的具体工艺流程，可以采用较理想的器件结构，但需要满足下列约束条件：表2器件参数约束条件参数符号约束等效栅氧厚度EOTEOT≥1nm纳米线最小直径DsiDsi≥5nm栅极和金属导线中间距MPMP≥20nm金属功函数范围WF4.1≤WF≤5.2eV工作温度TT=300K任务1.1及交付物：仿真评估。利用MozzProcess/Device软件建立基础硅基垂直纳米线晶体管模型，评估其基本的电学性能，包括转移特性曲线、输出特性曲线，以及Vtlin,Idlin,Vtsat,Idsat,Ioff等电性参数。必须提交：1_Baseline_TCAD文件夹，即硅基纳米线晶体管性能仿真工程文件（含曲线图）。（20分）任务1.2及交付物：模型抽取。利用MozzExtract软件抽取上述晶体管的SPICE模型。必须提交：2_Baseline_SPICE文件夹，即MozzExtract抽取的晶体管SPICE模型及工程文件。（15分）任务1.3及交付物：电路验证。基于抽取的SPICE模型，在通用软件中搭建NMAJ3电路，进行逻辑功能验证，并定量提取该基准条件下的PPA指标（重点记录基准延迟Delay与动态功耗Power）。必须交付：3_Baseline_Circuit文件夹，即NMAJ3基准电路仿真工程文件（含波形验证截图及PPA数据）。（20分）任务二：开放式创新优化（AdvancedDTCO）任务说明：在获得基准数据后，在下面三个拓展方向中，选择至少一个方向开展更深入的DTCO研究，以最大化提升PPA指标并降低工艺复杂度为目标进行开放式探索。1.创新方案：引入新材料（如Ge、SiGe、MoSi2等沟道材料）或引入新型器件、电路结构（不同于图4的器件结构或不同于图5的电路结构）。利用Mozz软件重新完成器件仿真与SPICE模型提取，并仿真新方案的NMAJ3电路PPA数据。如果器件参数偏离表2的约束，需要提交相应的论证材料，例如材料的第一原理计算结果。2.寄生电阻电容抽取：利用MozzRCEx软件抽取三维阵列寄生电阻电容（RC）模型，引入SPICE仿真中提升评估真实度。应考虑纳米尺度的金属导线的电阻率，会大幅度偏离相应体材料的电阻率数值。3.工艺流程仿真：利用MozzProcEmu软件搭建上述纳米线阵列的工艺流程，证明创新结构在工程制备上的形貌可行性。任务二必须交付物：4_Advanced_DTCO文件夹：包含优化后的器件TCAD仿真工程、RCEx寄生抽取或ProcEmu工艺仿真的工程文件及更新后的电路SPICE仿真工程文件（25分）。5_Final_Report.pdf综合PPA评估与创新技术报告（核心文档）：要求详细阐述材料选择的物理依据、工艺流程的可行性，并必须包含清晰的量化对比表。将任务二的创新方案PPA结果除以任务一的Baseline结果，得出客观的性能提升百分比（20分）。(注：参赛者最终需将上述5项交付物统一打包为ZIP压缩包提交。)四、得分要点本题评审将重点考察参赛队伍在客观规范性与工程创新性上的表现：1.客观仿真准确度与基准规范性任务一中硅基器件仿真模型搭建是否合理，SPICE参数抽取是否准确，电路基本逻辑验证与基准PPA计算是否正确。2.PPA提升潜力定量评估以任务一的基准数据（Baseline）为比较锚点，评估创新方案在面积（Area）、功耗（Power）和性能（Performance/Delay）上取得的综合提升幅度。PPA量化提升越显著且数据推导过程越严密客观，得分越高。3.物理模型合理性与工艺可行性模型合理性：对于新材料系统，是否提供了充实的参考文献来支撑其物理属性的假设（缺乏物理依据的参数盲目修改将大幅扣分）；成熟材料需采用经实践检验的模型。工艺复杂度：在实现同等优越性能的前提下，工艺复杂度越低（如所需掩膜层数较少、制造难度低）、现实加工可行性越高，得分越高。（若成功利用MozzProcEmu进行了形貌论证将获得高分）。4.整体方案技术创新性考察队伍在材料系统引入、垂直器件三维结构设计、互连寄生优化或规则阵列电路架构拓展上的原创性思考与技术深度。答疑邮箱liyuanming@cn.cogenda.com请在邮件标题中明确「创芯大赛培风图南答疑」事项。问题内容请具体描述。参考文献[1]JeonghoonOh,EvolutionofMemoryTechnologiesforAdvancedNodesviathe3rdDimension,IEDM2024-ShortCourse,‘TechnologyInnovationsShapingtheRoadmapintheEraofAI’:SC1.3[2]Yoo,Abraham,etal."High-performancegate-all-aroundjunctionlessvertical-channeltransistorswiththeultra-lowsub-thresholdswingfornext-generation4F2DRAM."2023InternationalElectronDevicesMeeting(IEDM).IEEE,2023.[3]V.Vashishtha,M.Vangala,andL.T.Clark,“ASAP7predictivedesignkitdevelopmentandcelldesigntechnologyco-optimization:Invitedpaper,”in2017IEEE/ACMInternationalConferenceonComputer-AidedDesign(ICCAD),Nov.2017,pp.992–998.doi:10.1109/ICCAD.2017.8203889.[4]晶体管阵列及其应用，中国专利申请CN120882085A

关于华大九天北京华大九天科技股份有限公司（简称“华大九天”）成立于2009年，一直聚焦于EDA工具的开发、销售及相关服务业务，致力于成为全流程、全领域、全球领先的EDA提供商。华大九天主要产品包括模拟电路设计全流程EDA工具系统、存储电路设计全流程EDA工具系统、射频电路设计全流程EDA工具系统、数字电路设计EDA工具、平板显示电路设计全流程EDA工具系统、晶圆制造EDA工具和先进封装设计EDA工具等软件，并围绕相关领域提供技术开发服务。产品和服务主要应用于集成电路设计、制造及封装领域。华大九天总部位于北京，在南京、成都、深圳、上海、香港、广州、北京亦庄和西安等地设有全资子公司，在武汉、厦门等地设有分支机构。华大九天企业命题说明华大九天企业命题专项奖系针对初赛阶段设立的独立奖项，旨在表彰选择华大九天命题的优秀团队。该奖项由企业技术专家组评审，与大赛决赛奖项评选机制并行。入围决赛的团队将继续角逐大赛总决赛奖项，两类奖项互不冲突，获奖权益可叠加享受。华大九天企业命题专项奖设置一等奖2队，每队奖金1万元；二等奖6队，每队奖金5千元。华大九天企业命题交流QQ群692029330华大九天创芯大赛人才招聘政策北京华大九天科技股份有限公司希望从创芯大赛获奖团队中发现人才，挖掘人才，并在招聘中提供快速通道。参加创芯大赛的获奖学生，投递研发类岗位：1.获全国二等奖三等奖学生，可以免笔试直接进入技术面试；2.获一等奖及以上学生，可直接进入综合面试；3.华大九天企业专项奖等级等同全国奖对应等级待遇。赛题：数模混合PLL的设计采用国产模拟套件Aether系统和数字仿真器HimaSim构成的解决方案，及浙创55nmPDK，设计一款小数PLL电路，完成系统级仿真、全部电路图、模拟前仿真和混合仿真的过程。可参考以下架构：工作条件：1.采用给定的浙创55nmopenPDK工艺，需要完全采用PDK库中提供的器件完成设计；2.以上PLL框图中，反馈分频器和分频控制单元需使用数字verilogHDL代码实现（推荐使用多阶sigma-delta小数分频结构），其他部分需使用模拟全定制设计实现，需要在华大九天Aether全流程环境中完成系统建模和仿真、电路图设计和前仿真、以及数模混合仿真的全过程；3.以下指标工作于电源VDD的电压1.08~1.32V（Nominal1.2V），温度-20~80℃（Nominal27℃），工艺corner包括SS/TT/FF。目标频率输出要求：Case1Case2Case3Case4200MHz481.563MHz1.57542GHz2.0GHz要求技术指标（考虑所有PVTcorner组合中最差后仿真值）：1.需要利用理想元器件先对PLL进行系统级仿真，以确保其在整个输出频率范围内的稳定性、SettlingTime及噪声情况，提交全部电路原理图，verilogHDL代码，和系统仿真、前仿真的各种设置和仿真结果波形等数据（15分）；2.通过整体数模混合Tran仿真，确保PLL能正常锁定在全部以上4个目标频率，且SettlingTime<200us(20分）；3.RMS噪声指标（需结合主要模块的HBNoise仿真结果，通过系统级仿真得到总的输出噪声值）：差分JitterRMS@2GHz<2°（15分）；4.Deterministic噪声指标：在输出频率为2GHz时，当VDD以100ps边沿向下跳动50mV，求瞬态差分输出周期变化的差值范围在[0.4995ns,0.5005ns]之内，即周期变化不超过±1%；给出测试电路和仿真结果（12分）；5.具有Bandgap和LockDetector单元，LockDetector的输出指示在PLL锁定后即变高（10分）6.PLL整体正常工作电流IDC≤3mA，整体关断电流Idown≤100nA；给出测试电路和仿真结果（8分）；7.提供Word版设计报告，详细阐述设计思路和设计过程、仿真结果（20分）。软件及PDK获取方式报名预计3月16日当周启动。赛题所需软件及PDK，完成报名即可申请获取，最新动态请关注赛事官方公众号与官网。申请表下载链接：https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=6fe19e6e86b54690b2294ff35f8a407c赛题答疑链接https://www.kdocs.cn/l/cumiOibZzhgk