赛题一：片上高速环振PLL设计

描述及要求：

1.完成一个完整的环振PLL电路原理图及版图设计。

2.要求PLL输出频率覆盖范围包含2.5GHz~5GHz。

3.建议使用特征尺寸≤65nm的工艺设计，可以是纯模拟电路或者数模混合电路。

4.给出PLL VCO工作频率随控制电压变化的曲线（后仿真结果）。

5. 给出PLL工作在4Ghz时的锁定过程曲线以及输出波形（后仿真结果）。

6. 给出PLL工作在4Ghz时的相位噪声分析和仿真，并单独分析和仿真电源地噪声对整个PLL相噪性能的影响（后仿真结果）。

评审得分点:

1. 同等设计平台及相近的环路参数下，版图面积越小越好，功耗越小越好。

2. 锁定时间50us以内即可，输出波形为稳定的方波信号。

3. 关键频偏处的输出相噪越小越好，对电源地的噪声抑制越大越好。

4. 设计中出现有效的突出创新点可加分，若设计工艺条件有限制，可适当降低PLL工作频率要求，但相应的得分也会降低，并且对应的噪声性能要求更高。

输出要求：

1.设计报告，包括建模分析过程、原理图、版图截图、仿真结果等，如果有数字模块，需要附上数字代码。

2. 相位噪声仿真结果与分析报告。

3. 设计中的难点解决与团队合作过程心得小结。

赛题二：多通道高速ADC的设计

描述及设计

1. 完成一个多通道ADC的电路及版图设计。
2. 在2.2us 内完成200个通道的数据转换。
3. 输入信号电压范围1~2V。
4. 分辨率为10bit,  ENOB>9bit。
5. 最高时钟频率250MHz。
6. 建议使用特征尺寸0.18um或更先进的工艺完成设计。

评审得分点

1. 关键性能指标PPA，优先考虑面积；相同面积下功耗越低越好，转换速率越快越好。
2. SNR/SNDR 越高越好，噪声越低越好。
3. 设计的新颖性。
4. 设计的可扩展性。比如从200通道输入扩展到1000通道；比如分辨率从10bit扩展到12bit; 比如设计在不同工艺节点的移植难度。
5. 不同通道之间数据转换的一致性。

输出要求

1. 设计报告，包括建模分析过程、原理图、版图、仿真结果等。如果有数字模块，请附上数字代码。
2. ADC的噪声分析及仿真结果。

赛题三：基于行操作的大容量存储器的加速器设计

描述及要求：

1.完成一个基于特定存储器的图像物体识别、语音关键字识别等应用的简易加速器完整设计。

2.此特定存储器限定为只能以行为单位操作，假定写某行数据和读某行数据时间均需0.5us， 一行数据量为16Kbit，容量不限；即该存储可以抽象为一块最高工作频率为2M、数据位宽为16Kbit的不限容量的单口SRAM。设计中可使用多块该存储器，越少越好。

3.存储器以外其他逻辑电路使用不限，时钟频率不限（越低越好），建议使用特征尺寸小于等于28nm的工艺节点，以等效门数（越少越好）评估资源消耗。

4.性能方面满足实时性要求即可。

评审得分点:

1. 同等领域、同等性能下特定存储器消耗越少越好（功耗暂不考虑）、面积功耗越小越好。

2. 可编程性、缩放扩展性好可加分；设计验证环境自动化程度高可加分。

3. 设计中出现有效的突出创新点可加分。

输出要求：

1.给出设计文档：实现的功能、分析过程、网络描述、性能指标（基于公开常见数据集）、设计方案、激活值和权重在存储器中的映射、计算单元的调度控制过程等。

2. 给出RTL代码（不建议使用HLS生成）、验证环境、综合结果（SRAM等资源消耗情况、等效门数等）、RTL功耗分析结果、如果调度是软件控制请给出实现框图和软件代码、总结报告未来的改进方向。

3. 设计中的难点解决与团队合作过程心得小结。

奖项设置：

一等奖一队，奖金一万元；

二等奖三队，奖金五千元。