Cadence企业命题专项奖

Cadence企业命题专项奖专门用于奖励选择Cadence企业命题的赛队，由企业专家评出。Cadence企业命题专项奖是初赛奖，入围决赛的参赛队伍继续参加大赛决赛奖项评比，与初赛奖项互不冲突。

奖项设置

一等奖赛队1支，每队奖金1万元；

二等奖赛队3支，每队奖金5千元；

 

Cadence赛题交流群

添加秘书处微信cpicic-ctri，备注进入Cadence企业命题交流群

 

Cadence-创芯大赛人才政策

Cadence公司鼓励技术部门从创芯大赛获奖学生中挖掘人才。在招聘中，获奖学生可以直接进入HR面试环节，或通过Cadence实习直通车，优先为获奖学生提供实习生岗位机会。另外，Cadence公司还可以为在Cadence实习并有志于进一步出国深造的同学提供推荐信（Cadence标准格式化版本）。

 

Cadence赛题文档下载

https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=b841f5ab31a34ee18c89b8cbc7c98da5

 

Cadence赛题参考资料

https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=8f37da2b8556492a9b8028dc444ba124

 

Cadence赛题讲解视频

https://www.bilibili.com/video/BV1yT411q7Ma/

 

 

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第六届中国研究生创“芯”大赛Cadence企业命题

赛题：三维集成电路RC网络精简等效算法 

赛题背景：

通过对整个大型电路进行合理划分之后，划分后的模块被分配到两个或多个单独的裸片（die）上，并通过三维集成技术使得划分后的模块与模块之间的连接能从二维布线进化为三维布线。

 

更短的布线距离能带来

• 更小的功耗
• 更快的信号传递

能跨越不同制程的die之间的三维连接能带来

• 提升数模混合电路的集成度（节省空间）

 

在经过RC抽取的3DIC的架构中，因为跨越die部分的抽取模型的复杂性，会产生额外的数以百万计的寄生电容和电阻, 而直接把这些抽取后的寄生值直接添加到原先的网表中会显著增加机器的负担。因此，在保留原有抽取后特性的基础上的精减算法是十分必要的。

 

 

因为半导体制造工艺中需要满足比如metal density的需求，会对芯片的empty region用short metal line进行填充。这些用来填充的金属并不会与任何其他信号网络或地发生连接，因此会产生大量的floating nets，而这些floating nets对于电路本身并无意义，只是单纯在抽取完成后成为电路的负担。

 

 

第一题：等效导体网络

最简单的节点‘N1’到‘N3’的等效电阻能被表述成：

 

上述电路的矩阵形式：

 

向量‘right hand side’(‘RHS’)的值取决于想要哪两个节点间的等效电阻

 

如何高效的计算向量‘V’的估计值，当方程被给定为G⋅V≈RHS

• 矩阵‘G’的规模可能会是百万乘百万级别的。
• 抽取后的矩阵‘G’比起常规的稀疏矩阵展示出更加密集的特性。
• 减少memory的使用和运行时间是精简算法的挑战。

 

可供参考的算法（仅提供参考使用，不设限制）

• Direct solver (LU factorization)
• Iterative solver
• Multigrid solver -> https://lukeo.cs.illinois.edu/files/2015_Ol_encamg.pdf
• Monte-carlo solver -> www.cs.odu.edu/~yaohang/publications/ICCS2012.pdf
• Combinatorial solver -> https://www.cs.cmu.edu/~15859n/Handouts/CACM-Solver.pdf

 

等效导体网络（翻译成数学语言）

如何高效计算出向量‘V’在方程G⋅V≈RHS中的估计值，当

• ‘RHS’ 是一个single vector.
• ‘RHS’ 是一个multiple vectors (向量的列的数目远小于矩阵‘G’的维度).
• ‘RHS’ 是一个multiple vectors (向量的列的数目稍大于矩阵‘G’的维度).
• ‘RHS’ 是一个single vector 而且仅仅想求得向量‘V’中的某个特定元素.

 

第二题：等效悬浮节点(floating net)优化

悬浮节点在数量级上大于信号节点。

悬浮节点会对信号网络产生影响。

• 信号网络会承担更大的电容负载。
• 悬浮节点无法被忽略（太乐观）或者被简单当作信号节点来处理（太悲观）。

在保留悬浮节点的影响的前提下，需要计算出移除悬浮节点后的等效电容矩阵。

 

最简单的等效电容矩阵的推导如下：

Q: charge on signal nets

V: voltage on signal nets

W: voltage on floating nets

Css: signal to signal capacitance

Csf,Cfs: floating nets to signal capacitance

Cff: floating nets to floating nets capacitance

 

 

计算等效电容矩阵的瓶颈是高效计算出‘Cff^{^−1}’的估计值，当

• 悬浮节点的规模也是百万级别的

 

• 如何评估‘Cff^−1’估计值的convergence是关键

 

第三题（A）

随着信号沿着导线从一个制程穿越到另一个制程，或不同参数的同一个制程, R&C的抽取会在不同的制程（环境）中展现出不同的dense/sparse特性。

有没有可能把大的矩阵根据density/sparsity的不同而切割成小的子矩阵并分别由不同的算法依照该子矩阵的特性而处理。

 

第三题（B）

• 随着越来越多的裸片依照三维集成电路的规则堆叠在一起，中间部分裸片的散热成为了设计的挑战。而对于抽取后的RC网络来说，最简单的把热效应考虑进去的方法则是根据热效应参数轻微的调整矩阵G和矩阵C的值使其成为(G+△G)和(C+△C). (整个矩阵的维度不变)
• 有没有可能通过利用不考虑热效应之前得到的结果高效计算出向量(V+△V)和矩阵(Cff+△Cff)^{^−1}的估计值。

 

• 由于需要验证和优化，在三维集成电路的设计中会分析完仿真的结果后不断轻微修改之前的设计。
• 基于优化和验证的修改使得原来的矩阵G&C变为(G+△G)&(C+△C)。(额外的几个维度会被添加到原来的矩阵上，但是绝大多数的值保持不变)
• 有没有可能通过利用优化和验证之前得到的结果高效计算出向量(V+△V)和矩阵(Cff+△Cff)^{^−1}的估计值。

P. K. Jo, T. Zheng and M. S. Bakir, "Polylithic Integration of 2.5D and 3D Chiplets Using Interconnect Stitching," 2019 IEEE 69th Electronic Components and Technology Conference (ECTC), Las Vegas, NV, USA, 2019, pp. 1803-1808, doi: 10.1109/ECTC.2019.00278.

 

任务

• 得到CADENCE提供的R&C抽取网表
• 问题一中，你的程序应该能根据不同的等效电阻计算出向量‘RHS’的值
• 问题一中，使用direct solver的方法来计算向量‘V’
• 问题一中，使用选择的精简算法根据不同的输入来计算R网表的等效电阻
• 问题二中，使用选择的精简算法 (直接求逆因为复杂度的关系已经不适用了) 来对得到的C网表进行等效电容矩阵计算
• 在完成问题一和问题二后，问题三任选其中之一。（注：问题三不一定有答案，报告中体现的研究过程和思路才是关键）
• 撰写报告需按照IEEE格式，报告中的主体需包含三个section分别由三个问题的解决方案组成。报告内容包括但不限于理论研究为主（公式推导和最终实验效果）；实验研究为主（复现一个发表的算法，并与之进行全方位比较）；硬件配置研究（复现一个算法，并研究在不同硬件环境下的不同性能）

 

评分标准

加分项：

• 论文格式好，背景资料详实，行文逻辑严密。
• 研究思路新颖，可延展性强。
• 除论文外，可选择性提交一个附件，其中包含每天的任务分配和团队合作情况，研究进度，失败经验总结探讨，并最后附上团队合照。

 

减分项：

团队某个人承担绝大部分工作量。

 

 

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关于Cadence

 

 

Cadence 在计算软件领域拥有超过 30 年的专业经验，是电子系统设计产业的关键领导者。基于公司的智能系统设计战略，Cadence 致力于提供软件、硬件和 IP 产品，助力电子设计从概念成为现实。Cadence 的客户遍布全球，皆为最具创新能力的企业，他们向超大规模计算、5G 通讯、汽车、移动设备、航空、消费电子、工业和医疗等最具活力的应用市场交付从芯片、电路板到完整系统的卓越电子产品。Cadence 已连续八年名列美国财富杂志评选的 100 家最适合工作的公司。如需了解更多信息，请访问公司网站 cadence.com。

 

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第六届中国研究生创芯大赛承办单位介绍

第六届中国研究生创“芯”大赛承办单位华中科技大学坐落于湖北省武汉市，是国家教育部直属重点综合性大学、国家“211工程”重点建设和“985工程”建设高校之一，也是首批“双一流”建设高校。学校校园占地7000余亩，园内树木葱茏，碧草如茵，绿化覆盖率72%，被誉为“森林式大学”。学校师资力量雄厚，并遵循“应用领先、基础突破、协调发展”的科技发展方略，构建起了覆盖基础研究层、高新技术研究层、技术开发层三个层次的科技创新体系。

华中科技大学集成电路学院以服务国家重大战略和区域经济发展为目标，承建集成电路科学与工程和电子科学与技术两个一级学科，电子科学与技术、集成电路设计与集成系统、微电子科学与工程三个国家一流本科专业，先后获批国家集成电路人才培养基地、国家示范性微电子学院、国家集成电路产教融合创新平台。学院按照“国际视野、拔尖示范、协同育人、自主创芯、服务地方"的思路 ，通过人才培养、科学研究、学科建设“三位一体”，充分发挥产教融合优势，支撑和引领华中地区集成电路产业高速发展。

武汉东湖新技术开发区简称东湖高新区，又称中国光谷、简称光谷，于1988年创建成立，是中国首批国家级高新区、第二个国家自主创新示范区、中国（湖北）自由贸易试验区武汉片区，并获批国家光电子信息产业基地、国家生物产业基地、央企集中建设人才基地、国家首批双创示范基地等。 经过30多年的发展，东湖高新区综合实力和品牌影响力大幅提升，知识创造和技术创新能力提升至全国169个国家级高新区第一，成为全国10家重点建设的“世界一流高科技园区”之一。