华大九天赛题专项奖设置:
华大九天赛题专项奖专门用于奖励选择华大九天赛题的获奖赛队。华大九天专项奖是初赛奖，参赛赛队可同时参加大其他大赛奖项的评审和获奖。
- 一等奖2队，每队奖金1万元
- 二等奖6队，每队奖金0.5万元
华大九天-创芯大赛人才招聘政策：
北京华大九天科技股份有限公司希望从创芯大赛获奖团队中发现人才，挖掘人才，并在招聘中提供快速通道。参加创芯大赛的获奖学生，投递建模/技术支持类岗位：1. 获全国二等奖三等奖学生，可以免笔试直接进入技术面试；2. 获一等奖及以上学生，可直接进入综合面试；3. 华大九天企业专项奖等级等同全国奖对应等级待遇。
华大九天赛题文档下载：
https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=9a05ce7d0ac142c393cbf2e778b12a21
华大九天赛题一：RF振荡器的设计
题目：采用华大九天AetherMW全定制射频微波设计平台及其自带的PDK，其中有源器件使用指定0.18μm模型，无源器件使用rfmw库中理想器件，设计一款压控振荡器（VCO）电路，完成全部电路图设计和仿真的过程。
*华大九天AetherMW全定制射频微波设计平台及其自带的PDK可通过报名申请获得，请进赛题交流群获取最新通知及操作指南。申请表下载链接：
https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=9e14b5cf752747ef87364acffdd509ed
参考以下架构：
工作条件：
- 使用无源理想器件时，需要将器件设置为有噪声模式（generate noise=yes）；
- 以下各项指标工作于电源电压1.6~2.0V（TT 1.8V），温度-20~80℃（TT 27℃），工艺corner（仅有源器件）包括SS/TT/FF。
要求技术指标（考虑所有PVT corner组合中最差前仿真值）：
- 在VTune调节范围在[0.3V, Vdd-0.3V]区间，对应差分输出频率范围需要包含[100MHz, 1GHz]，给出以0.1V为步进的V-F曲线（可以单调上升或下降，但不能出现拐点）（20分）；
- RMS噪声指标：在输出频率为1GHz时，使用PSS或HB Noise分析得到差分输出相噪≤-90dBc/Hz @ 100kHz，输出jitter≤1°(积分区间10k~100MHz)；给出测试电路和仿真结果（20分）；
- Deterministic噪声指标：在输出频率为1GHz时，当VDD以100ps边沿向下跳动50mV，求瞬态差分输出周期变化的差值范围在[0.999ns,1.001ns]之内，即周期变化不超过±1‰；给出测试电路和仿真结果（20分）；
4. VCO正常工作电流(En=1)，Itotal≤2mA；给出测试电路和仿真结果（10分）；
5. VCO关断电流(En=0)，Idown≤1uA；给出测试电路和仿真结果（10分）；
6. 提供Word版设计报告，详细阐述设计思路和设计过程、仿真结果（20分）。
华大九天赛题二：版图自动布局布线问题
*赛题二所用软件账号密码及学习文件可通过报名赛题获得，请进赛题交流群获取最新通知及软件操作指南。申请表下载链接：
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1 赛题背景
IC模拟版图自动化的研究已久，然而随着市场的快速增长，与数字先比其水平远远不能满足快速电路性能迭代的需求。模拟集成电路中的大多数布局布线工作仍是由工程师手动处理的，但在纳米级IC时代，设计规则越来越复杂，电路性能要求越来越严格，手工布局布线是非常耗时且容易出错的。
近年来，IC模拟自动化领域已取得了许多重要进展，借助人工智能等先进技术的助力，该领域也迎来了众多创新技术的涌现。在IC模拟布局问题中，目前研究多半为矩形框的Pack问题而不考虑矩形框内金属层的拼接，即器件之间不可以重叠，实际上IC模拟版图设计中经常采用共用漏源等方式来减少布局面积，在已有的研究中也表明考虑重叠的布局可以在基本不降低电路性能的前提下来减小面积。
2 赛题描述
本题实际为考虑重叠影响的非器件级IC布局布线问题，由于实际应用还需要考虑诸多影响因素即性能指标，本题将对输入、输出、规则等做一定的简化以更着眼于算法本身的设计问题。
2.1输入信息
2.1.1连接关系
以cdl网表给定目标设计的连接关系，如下所示为一反相器的连接关系，详细信息可参考每行末的注释内容。
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2.1.2symbol信息
2.1.1节中所给连接关系中不同器件的详细集合信息参数由symbol给定，注意不同的器件可能属于相同的symbol。如下为2.1.1节中所给反相器内symbol P60和symbol N60的具体几何参数：
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下图为所给symbol几何参数的版图示意图：
图 2-1 所给反相器内symbol的版图示意图（左P90，右N60）
2.1.3设计规则
设计规则指的是在IC设计过程中必须遵循的一系列几何限制和工艺约束。这些规则涵盖了各种物理特性，包括晶体管尺寸、金属层间距、电路布局等，旨在确保集成电路的可靠性、性能和生产可行性。本题所给最终结果统一必须满足下述的设计规则要求：
① GT层设计规则
下图2-2为GT层各条规则的工程示意图：
图 2-2 GT层设计规则
下表2-1为GT层各条规则的具体含义描述及具体值：
表 2-1 GT层设计规则具体值
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规则 |
规则描述 |
要求值 |
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A |
Min width of GT regions |
0.18um |
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B |
Min space between two GT regions |
0.18um |
|
C |
Min extension of GT region beyond CT region |
0.02um |
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C1 |
Min extension of GT region end-of-line region beyond CT region |
0.02um |
② M1层设计规则
下图2-3为M1层各条规则的工程示意图：
图 2-3 M1层设计规则
下表2-2为M1层各条规则的具体含义描述及具体值：
表 2-2GT层设计规则具体值
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规则 |
规则描述 |
要求值 |
|
A |
Min width of M1 regions |
0.23um |
|
B |
Min space between two M1 regions |
0.23um |
|
C |
Min extension of M1 region beyond CT region |
0.02um |
|
C1 |
Min extension of M1 region end-of-line region beyond CT region |
0.02um |
③ CT层设计规则
下图2-4为GT层各条规则的工程示意图：
图 2-4 GT层设计规则
下表2-3为GT层各条规则的具体含义描述及具体值：
表 2-3 GT层设计规则具体值
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规则 |
规则描述 |
要求值 |
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A |
Min and max width of an CT regions |
0.22um |
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B |
Min space between two CT regions |
0.25um |
2.2 输出信息
要求程序以文本的方向输出最终的布局布线结果，以2.1节中所示反相器为例，其中一种可行的方案为：
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布线信息中默认线宽为最小线宽，如下图2-5所示为该解的实际版图效果：
图 2-5反相器实例最终结果示意图
①旋转
下表为各旋转枚举量所表示的实际含义：
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枚举值 |
实际含义 |
枚举值 |
实际含义 |
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R0 |
不旋转 |
MX |
关于X轴对称 |
|
R90 |
绕中心点旋转90度 |
MY |
关于Y轴对称 |
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R180 |
绕中心点旋转180度 |
MXR90 |
等同于MX+R90 |
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R270 |
绕中心点旋转270度 |
MYR90 |
等同于MY+R90 |
②布线线宽
为简化算法，线宽固定为对应层的最小线宽。两个点为一条线段，多线段间可由分号分隔，具体可参考2.3.4节中的输出结果。
③版图绘制
除了最终输出结果外需要额外使用PyAether生成Layout版图，主办方将提供完整的软件和工艺供参赛选手使用。
2.3共用问题
2.3.1基础描述
本题器件间可以互相重叠来减小最终的面积，但必须满足如下条件：
- 满足设计规则；
- 满足连接关系；
- PMOS与NMOS管之间不可以重叠；
2.3.2实际案例
本节提供了一个实际测例，反应所述器件重叠后所带来的面积减小增益。
2.3.3输入
①连接关系
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②器件信息
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2.3.4输出
此处为可能的一种输出结果，可能并非最优解。
①布局信息
如下所示分别为布局部分输出文本及对应的布局图：
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图 2-6 布局信息图
②布线信息
如下所示为布线部分输出的问题及对应的布线图：
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图 2-7 布线图
3 评分标准
3.1 测试数据
给定样本分为测试集和验证集，测试集向学生公开，验证所开发工具流程。验证集不向学生公开，用于检验学生所开发工具的通用性。
规定1：样本中cell数量最高为50；
规定2：工具从读入到得到结果运行时间上限为30分钟，学生可通过多线程、算法优化等来减少运行时间，基准服务器性能指标为：
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lscpu Architecture: x86_64 CPU op-mode(s): 32-bit, 64-bit Byte Order: Little Endian CPU(s): 160 On-line CPU(s) list: 0-159 Thread(s) per core: 2 Core(s) per socket: 20 Socket(s): 4 NUMA node(s): 4 Vendor ID: GenuineIntel CPU family: 6 Model: 85 Model name: Intel(R) Xeon(R) Gold 6230 CPU @ 2.10GHz Stepping: 7 CPU MHz: 799.932 CPU max MHz: 3900.0000 BogoMIPS: 4200.00 Virtualization: VT-x L1d cache: 32K L1i cache: 32K L2 cache: 1024K L3 cache: 28160K
free -h total Mem: 1.0T Swap: 4.0G |
3.2打分器
打分器将根据以下几个指标进行评判最终结果的优劣：
1. 【40%】输出结果是否符合输入电路连接关系，有无短路、断路的情况；主办方打分器将内置版图连接关系检查器，以确定最终输出结果的正确性。判分方法：总分100，存在一处断路/短路扣10分，总分若不为0则乘比重归入最终得分，否则最终得分归0；
2. 【20%】输出版图面积S，将根据最终器件的布局结果计算最终边界框及总面积S。判分方法：针对所有的作品进行从优（小）到劣（大）排序，面积最优（小）者为100分，面积最劣（大）者为0分，中间者根据面积分布线性打分，最终得分乘比重归入总分；
3. 【20%】输出版图布线线长L，将直接从输出的文件内计算得到。判分方法同第2条；
4. 【10%】PyAether生成Layout的正确性。正确得满分，否则不得分；
5. 【5%】工具运行总时间。判分方法同第2条；
6. 【5%】工具运行时所占总内存。判分方法同第2条；
4 参考文献
以下书目涉及模拟自动化：
- COHN J M, GARROD D J, RUTENBAR R A, et al. Analog Device-Level Layout Automation[C]//The Springer International Series in Engineering and Computer Science.1994
- GRAEB H E. Analog Layout Synthesis: A Survey of Topological Approaches[C]//:Springer Publishing Company, Incorporated,2010:302.
- MARTINS R, LOURENçO N, HORTA N. Analog Integrated Circuit Design Automation[C]//,2017
传统模拟布局算法多采用B* Tree、Sequence Pair等表示法加上Simulated Annealing 等元启发式算法获取最优解，当下也有利用人工智能进行模拟版图自动布局的研究。但这些研究多半不会考虑器件的重叠问题，此处所给文献只是一个参考，学生可借由此及其参考文献查阅其他已有的一些研究。
- Balasa, F., S. C. Maruvada and K. Krishnamoorthy (2004). "On the Exploration of the Solution Space in Analog Placement With Symmetry Constraints." IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems 23(2): 14.
- Yun-Chih, C., C. Yao-Wen, W. Guang-Ming and W. Shu-Wei (2000). B*-trees: a new representation for non-slicing floorplans. DAC, IEEE.
- Lin, M. P.-H., Y.-W. Chang and C.-M. Hung (2016). Recent research development and new challenges in analog layout synthesis. ASP-DAC, IEEE.
- Graeb, H. E. (2010). Analog Layout Synthesis: A Survey of Topological Approaches, Springer Publishing Company, Incorporated.
- Martins, R., N. Lourenço and N. Horta (2017). Analog Integrated Circuit Design Automation.
本题对布线的要求即算法难度并不高，以下是2023年所发表的一篇综述类论文，总结了到目前为止的大部分模拟布线算法：
- MARTINS R M F, LOURENçO N C C 2023. Analog Integrated Circuit Routing Techniques: An Extensive Review. IEEE Access [J], 11: 2169-3536.