华为各个赛题的答疑邮箱都不一样，请留意勿发错。

华为赛题专项奖设置:

华为企业命题专项奖专门用于奖励选择华为企业命题的赛队，华为企业命题专项奖是初赛奖，由企业专家评出。入围决赛的参赛队伍继续参加大赛决赛奖项评比，与初赛奖项互不冲突。

华为专项奖设：

• 特等奖 2队，每队奖金2万元
• 一等奖 6队，每队奖金1万元
• 二等奖 16队，每队奖金0.5万元

华为-创芯大赛人才招聘政策：

华为公司鼓励部门从创芯大赛获奖学生中挖掘人才，并在招聘中提供quickpass政策。参加创芯大赛的获奖学生，投递芯片类岗位：

• 获全国二等奖三等奖学生，可以免机考。
• 获一等奖及以上学生，免机考和一轮专业面试。
• 华为专项奖等级等同全国奖对应等级待遇。

华为赛题文档下载：

https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=2e69760b505c40bbb83595f44228a592

华为赛题视频讲解：

正在上线「中国研究生创芯大赛」B站

赛题一：5~7G高线性度TX设计

赛题描述及要求（基础）：

1. 频率范围：5GHz~7GHz；
2. 增益范围：5dB~35dB；
3. 增益Step：1dB；
4. S21 Gain ripple: <1dB(@320MHz BW，越小越好);
5. 输入差分100欧姆，输出单端50欧姆；
6. Psat: >30dBm；
7. OP1: >28dBm;
8. OIP3:>35dBm(双音频率间隔1MHz~100MHz，Pout@20dBm/tone);
9. Peak PAE:>35%;
10. 2^nd、3^rd Harmonic<40dB@6dB_PBO；
11. PAE@6dB_PBO:>27%(相对于Psat回退)；
12. AMAM:<1；AMPM:<5^o @OP1；
13. 电源电压：可根据工艺自己选择合适电压域，变化范围+/-5%；
14. 结温范围：−20℃至+85℃；
15. 建议使用标准CMOS工艺；

赛题评审得分点：

1. 有完整的电路原理图、版图及前后仿结果，需要考虑实际应用封装及板级寄生。
2. 电路稳定性必须保证，要有稳定性仿真结果。
3. OIP3、Peak_PAE、PAE@6dB_PBO等性能越好，得分越高。
4. 关键版图寄生必须采用电磁仿真抽取，整版电磁仿真是加分项。
5. 需要提供PVT仿真结果；需要有电路可靠性分析。
6. 需要有设计文档，文档中要体现具体设计思路(如电路指标分析分解、架构选取、关键指标的设计分析、core管类型及尺寸的选取依据、匹配网络的设计考虑、版图寄生的影响等)。
7. 版图布局合理，面积紧凑。
8. 查询业界典型产品或paper的指标，分析差距存在的原因，和可能的改进方向。

赛题输出要求：

1. 详细的设计说明文档。
2. 电路版图。
3. 电路原理图及仿真TB设置说明。

赛题一：5~7G高线性度TX设计-专家答疑邮箱：

fankai1@huawei.com

赛题一：赛题讲解&交流讨论互动社区链接：https://www.chaspark.com/#/races/competitions/998748557681410048

赛题二：高灵敏度能量收集系统设计

赛题描述及要求：

1. 设计一个灵敏度-30dBm 2.4GHz能量收集系统；
2. 最大输入能量-15dBm;
3. 输出直流电压0.8V;
4. 0.8V输出直流电压精度在PVT下±3%（可在常温下校准），纹波小于10mV;
5. 在输入能量范围内，0.8V输出电流大于10nA;
6. 仿真中匹配元件采用真实元件模型;
7. 工艺自选，优选标准CMOS工艺;
8. 温度−40℃至+85℃；

赛题评审得分点：

1. 详细设计和仿真报告，包含系统框图、原理分析和仿真数据等。
2. 实现收集2.4GHz射频能量，输出0.8V稳定直流电压的基本功能。
3. 灵敏度高于-30dBm，启动能量越低越好，小于-30dbm 作为加分项。
4. 0.8V电压精度和纹波满足要求。
5. 0.8V输出电流越大越好。

赛题输出要求：

1. 详细设计报告：内容包含但不限于系统框图、系统&子模块工作原理分析、子模块指标分解和电路原理图。
2. 仿真报告：内容需包含子模块及完整系统的仿真条件、仿真电路、仿真波形及仿真结果分析，仿真波形包括但不限于DC/AC/TRAN/MC。
3. 电路原理图及仿真电路数据库。

赛题二：高灵敏度能量收集系统设计 - 专家答疑邮箱：

fankai1@huawei.com

赛题二：赛题讲解&交流讨论互动社区链接：https://www.chaspark.com/#/races/competitions/998750194513260544

赛题三：宽谱MUX_DEMUX设计

描述及要求：

1. 设计宽谱的1x2mmi/2x2mmi/1x3mmi；
2. 采用上图中的波导结构，芯层折射率参考范围如右图，hco范围参考：200~300nm；
3. 全波段(1450~1650)范围内做到低插损（<0.3dB）/低回损（<50dB）；
4. 仿真模拟 分束和合束两种情况下的性能；
5. 多模干涉主体结构中最小图形的尺寸需要>1um；

评审得分点：

1. 功能正确实现；
2. 3种结构可以任选，完成度越高，得分越高；
3. 谱宽越高（评价标准为0.2dB带宽），得分越高；
4. 分束/合波回损越低，得分越高；
5. 尺寸越小，得分越高；
6. 工艺可实现，容差越高（宽度/长度变化对性能影响小），得分越高；

输出要求：

1. 详细设计文档；
2. 仿真模型；

赛题三：宽谱MUX_DEMUX设计 - 专家答疑邮箱：

liugonghai@hisilicon.com

赛题三：赛题讲解&交流讨论互动社区链接：https://www.chaspark.com/#/races/competitions/998757766271225856 

赛题四：timing-path-aware物理设计划分

赛题描述：

1. 在前端设计、逻辑综合、物理设计、设计验证等芯片设计流程的不同阶段中，设计划分都发挥着基础性的作用。具体来讲，在物理设计过程中，设计划分可以在下面这些示例场景下发挥作用：1. 基于机器学习在物理设计早期对物理设计PPA的预测。由于在真实的物理设计过程中，获取大量不同设计、不同版本的物理设计数据作为机器学习训练集是较为困难的，因此需要基于设计划分将一个设计划分成较多的partition来扩充训练数据集，以达成对机器学习模型的训练。2. 对物理设计的分析、规划与优化。在物理设计中，需要对设计的不同部分及之间的关系进行分析，定位优化机会与问题（例如对数据流的分析、对时序/功耗/congestion瓶颈的定位等），以形成bound、path group等约束以对设计进行规划与优化。这个过程中需要首先按照具体的分析需求对设计进行合理的划分。在placement过程中，由于flatten的设计规模太大，直接处理比较困难，也可以基于层次化的设计划分来优化和加速placement过程。对设计的划分一般以graph这一数据结构承载，其由节点（node）、边（edge）和节点与边的属性组成。
2. 围绕物理设计中的设计划分问题，本赛题为timing-path-aware物理设计划分，要求参赛者首先使用graph来建模设计网表，然后根据下述要求开发设计划分算法。

赛题约束条件：

1. 每个partition内不能有中断的timing path，即划分得到的不同partition以时序路径端点（寄存器/mem/io等）为边界。
2. 划分得到的partition规模比较均衡，在指定的规模上下界内。partition规模为partition内部全部instance的加权求和。例如当权重为1，则partition规模为instance数量。当权重为instance面积，则partition规模为其内部instance总面积。
3. 指定的划分份数。

赛题优化目标：

1. 划分中的edge cut规模大小。edge cut规模为被切断的边数量的加权求和。例如当权重为1，则edge cut规模为切断的边的数量。
2. 在1的基础上，尽可能降低partition之间的重合度。Partition之间的重合度可以表示为所有partition中的instance数量之和与网表中instance数量的差值。

赛题基础得分点:

1. 能够用graph对网表和物理设计信息建模并达成要求的基本划分功能。
2. 算法各阶段的时间复杂度与空间复杂度。
3. 划分份数和划分规模上下界相同条件下的edge cut规模尽量小。

赛题评审加分点:

1. 在不指定划分份数的条件下自动确定最优份数（例如通过最大化community modularity等方式）。
2. 划分结果与placement物理位置关联度高，即同一partition内的instance在placement后也大概率聚集在一起。
3. 衡量partition规模时，还能够考虑edge的权重对partition规模的贡献。

赛题说明:

为了统一评价标准，在测试过程中，衡量节点和边规模的权重统一设置为1，划分数量设置为网表instance数量的2%、1%、0.5%、0.25%、0.1%、0.05%、0.02%和0.01%，划分规模上界为 instance数量 / 划分数量，下界为0。注意，最终得分一方面取决于在基础得分点的表现，另一方面也取决于在加分点上的表现，是各方面的综合权衡。

赛题测试数据集:

OpenC906，https://github.com/T-head-Semi/openc906 该设计为开源设计，参赛选手可以自行将其编译成网表并执行物理设计流程，将得到的数据作为测试数据。

赛题附件c906.v：https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=da2f3a7af73a40cc9abb2a7087703c89

赛题四：timing-path-aware物理设计划分 - 专家答疑邮箱：

liuyang169@hisilicon.com

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赛题五：硅前开发阶段侧信道攻击/故障注入攻击的模型设计及分析仿真测评

描述及要求：

1.选择任意一个模块：例如加密算法单元模块或者处理器CPU单元模块，可采用自实现的代码或开源代码；

2.深入分析RTL阶段侧信道泄露（功耗信息泄露）或故障注入产生（激光注入、电压毛刺注入等）的机理；

3.建立硅前RTL阶段的侧信道或故障注入仿真评估流程，侧信道攻击仿真或故障注入仿真至少完成一种；

4.理论分析仿真测评流程与实际芯片在侧信道攻击或故障注入攻击条件下的效果等价性；

5.在FPGA平台或者EDA 平台上进行仿真测试，来验证理论分析的结论；

6.仿真测试平台工具：EDA平台或者FPGA平台，不能借助实际的侧信道采集或故障注入工具、软件工具不限制；

评审得分点：

1.能够建立完整的硅前侧信道攻击或故障注入攻击仿真评估流程；

2.仿真测评方式与实际芯片在侧信道或故障注入条件下的效果等价性论述越清晰越合理得分越高；

3.需要在实际的仿真平台上进行验证：例如FPGA平台或EDA平台；

输出要求：

1.硅前侧信道攻击仿真及故障注入攻击仿真的评估流程文档、分析文档、攻击脚本等文件；

2.实现代码以及实验数据；

赛题五：硅前开发阶段侧信道攻击/故障注入攻击的模型设计及分析仿真测评 - 专家答疑箱：

maoshaowu@huawei.com

赛题五：赛题讲解&交流讨论互动社区链接：https://www.chaspark.com/#/races/competitions/998757879707656192

赛题六：高精度基准源设计

题目介绍

要求设计一款高精度基准源，包含电压基准与电流基准，需要综合考虑工艺选型、功耗、面积、可靠性等全方面的约束，并且在全corner/MC下方案验证通过；主要考察设计人员基础电路设计能力、电路指标分解、关键参数计算等能力。

1. 电路端口说明

PVT验证收标准

根据PVT要求，每个仿真case遍历以下组合

（1）Process: SS FF TT FS SF

（2）AVDD12: 1.14 1.2 1.32

（3）VDD075：0.675 0.75 0.825

（4）Temperature: -40度 55度 125度

规格及验收场景说明

1. 电路总分数100分，其中SPEC达成占80分，面积达成占10分，可靠性达成占10分；
2. SPEC达成参考下表，具体方案按照spec底线与优值牵引，SPEC满分80分。
3. 面积达成要求：总面积为xx mm2 按照达成比例/排名得分，满分10分。
4. 可靠性仿真：Aging，Dynamic-EOS，满分10分；
5. 电路除了自选PDK及设计库外不允许使用任何理想元件，一旦发现直接判为0分；
6. 仿真TB需要规范，仿真设置与SPEC要求不对应的仿真项判为0分；如仿真项/PVT有遗漏的根据遗漏比例扣分；

输出要求

1. 电路选型与系统方案报告；（包含工艺选型、系统方案分析、达成度分析）
2. 电路详细设计报告；（包含电路指标拆解、关键指标计算、原理分析、电路schematic与说明，电路仿真结果，版图布局与面积说明）
3. 电路原理图与版图；（完整的电路原理图、版图（照片））

附：FAQ：

1、功耗测试条件里分的AVDD和DVDD是指模拟模块功耗和数字模块功耗，这样理解对吗？

答复：是的，提供一个模拟1.2V电源用来给BG供电，提供一个0.75V是系统数字的电源，数字电源用来电路内部控制逻辑电源。

2、功耗＜200得3分，功耗＜100得两分，这个是不是写反了？

答复：题目打印错误，已更正：＜100得3分，功耗＜200得2分。

3、赛题六的带隙，能否使用triming？如果可以使用triming的话，是不是意味着可以增加电路的端口，用来实现triming？

答复：该电路无预留trim档位设计，不能增加端口PIN。

4、高精度基准源设计中，10MHz输入时钟信号起什么作用。

答复：10M时钟信号根据电路架构选用，选用架构可以达成指标的，可以不使用。

5、版图面积是否包含PIN。

答复：版图面积只包含BG core，不包含PIN/ESD等其他相关面积，不需要考虑外围设计。

6、面积如何评价。

答复：面积根据所有考生达成面积的排名给分数，希望大家能争取面积竞争力。

7、是否所有端口都要用到；

答复：根据选用架构选用端口，没有明确规定必须要用所有端口。

8、比赛是否只根据spec得分？结构创新点是否能加分？

答复：当前只根据SPEC得分，有效的架构创新和相关优化措施可以在SPEC或者面积等方面体现。

9、赛题要求不允许使用所选PDK之外的任何理想元件，那么TB中电路端口的输入信号，如电流/电压/时钟信号是需要搭建相关电路么？

答复：电路中不允许使用理想元器件，电路指的是交付搭建的电路。TB中可以使用任何器件来辅助仿真。

10、SPEC中对VREF08和IBP10U精度的要求为±3%是修调之前的精度要求吗？

答复：该考题未规划修调措施；±3%即使最终达成目标。

赛题六-高精度基准源设计专家答疑邮箱：

baiwenbin@huawei.com

赛题六：赛题讲解&交流讨论互动社区链接：：https://www.chaspark.com/#/races/competitions/998761939822751744

赛题七：高效的路径搜索算法设计

简要介绍：

1. 高效的路径搜索算法在布线中具有重要的价值, 现简化问题如下:
2. 给定一个带权有向图G，寻找一条从起点S到终点D的路径，要求最小化所有边权重之和与所有节点权重之和，具体要求见下面的公式(1)。

描述及要求：

1. 带权有向图G： 节点数量>1M, 每个节点的权重为0或1，边的权重为自然数。
2. 每个节点的权重（边的权重需要通过图的信息计算出来，详见“输入/输出文件格式说明”的“1.3”。）
3. 起点S与终点D。
4. 在有向图G中寻找到从起点S到终点D的一条路径，最小化路径中所有边权重之和(sum_edgeweight), 最小化路径中所有节点权重之和(sum_vertexweight)，最小化runtime。(提示：允许对图的拓扑信息进行预先处理，并作为输入以辅助加速搜索)
5. 说明：详见“输入/输出文件格式说明”的“1. 图的定义”和“2. 问题输入”，只给出部分测试用例集。

评审得分点：

1. 算法设计方案文档描述清晰，方案合理； 
2. 实现算法的功能正确，能够在图中寻找到合法路径；
3. 算法能高效地寻找到对应路径且优化QoR，打分函数如下，Cost越低得分越高
4. QoR = sum_edgeweight + 3*sum_vertexweight                                 (1)
   Cost = QoR * (1+Runtime_Factor)                                        (2)
   每5% runtime对应1% QoR，最大影响 +/- 20%（选取pass用例的runtime中位数作为基准计算Runtime_Factor，每条用例单独计算）

输出要求：

1. 算法设计文档；
2. 算法实现的源代码(C/C++)和编译脚本，可以调用开源组件。

输入/输出文件格式说明：

1. 图的定义

定义有向图的文件由三部分组成：

1.1 坐标边界:

minx miny maxx maxy

// 图的坐标边界，位于文件第一行，图中任意坐标(x,y), 满足 minx <= x <= maxx, miny <= y <= maxy (minx miny maxx maxy均为自然数)

1.2 节点序号范围:

minvert maxvert

// 每个坐标位置的节点序号范围，位于文件第二行。图中任意节点可以用(x,y,v)表示, (x,y)为其平面坐标, v为其在(x,y)位置的节点序号, 满足 minvert <= v <= maxvert (minvert maxvert均为自然数)

1.3 边(可能存在多条):

// 任意边的权重为其首尾节点坐标的曼哈顿距离，e.g. 边e0的首尾结点v0, v1坐标分别为(x0, y0)和(x1, y1)，则e0的权重为|x0-x1|+|y0-y1|

s d dx dy

// 任意坐标(x,y)的s号节点(x,y,s)连接到(x+dx,y+dy)的d号节点(x+dx,y+dy,d), 始末节点坐标都位于图的边界内 (s d为自然数, dx dy为整数, 该边权重为|dx|+|dy|)

// 提示：节点间的连接关系在平面坐标上具有周期性

1.4 简单示例:

//////////////////////////////////////////////////////////////////////////

example.graph （实际文件中没有注释）

0 0 4 4   // 0<=x<=4, 0<=y<=4

0 2       // 0<=v<=2

0 1 2 2   // 表示的边: (0,0,0)->(2,2,1), (0,1,0)->(2,3,1), (0,2,0)->(2,4,1), (1,0,0)->(3,2,1), (1,1,0)->(3,3,1), (1,2,0)->(3,4,1), (2,0,0)->(4,2,1), (2,1,0)->(4,3,1), (2,2,0)->(4,4,1)

1 0 -2 -3 // 表示的边: (2,3,1)->(0,0,0), (2,4,1)->(0,1,0), (3,3,1)->(1,0,0), (3,4,1)->(1,1,0), (4,3,1)->(2,0,0), (4,4,1)->(2,1,0)

2 1 0 0   // 表示的边: (0,0,2)->(0,0,1), (0,1,2)->(0,1,1), (0,2,2)->(0,2,1)......

//////////////////////////////////////////////////////////////////////////

2. 问题输入（用例）

图的拓扑关系固定不变, 除此以外, 问题的输入还包括起始/目标节点, 和图中各节点权重。 每个用例文件中包含多个问题，求解单个问题可按需使用多线程进行加速，多个问题需要串行执行（不可并行求解多个问题），每个用例文件的runtime单独统计。以下为一个简单示例:

/////////////////////////////////////////////////////////////////////////

example.input （实际文件中没有注释）

0           // 问题0

4 4 2 2 0 0 // 起始节点为(4,4,2), 目标节点为(2,0,0)

4 4 1       // 节点(4,4,1)权重为1

0 1 2       // 节点(0,1,2)权重为1

4 3 2       // 节点(4,3,2)权重为1

4 3 1       // 节点(4,3,1)权重为1

1 2 2       // 节点(1,2,2)权重为1

           // 上面未出现的节点权重默认为0

1           // 问题1

4 0 2 2 4 0 // 起始节点为(4,0,2), 目标节点为(2,4,0)

4 4 1       // 节点(4,4,1)权重为1

0 2 2       // 节点(0,2,2)权重为1

           // 上面未出现的节点权重默认为0

2         // 问题2

...

/////////////////////////////////////////////////////////////////////////

对于问题0, 可以在example.graph所表示的图中找到一条路径: (4,4,2)->(4,4,1)->(2,1,0)->(4,3,1)->(2,0,0). 由于(4,4,1)和(4,3,1)节点权重为1, (4,4,2)->(4,4,1)边权重为0, (4,4,1)->(2,1,0)边权重为5, (2,1,0)->(4,3,1)边权重为4, (4,3,1)->(2,0,0)权重为5, 这条路径的QoR为(5+4+5)+(1+1)*3=20.

3. 结果输出

以下为输出示例，需给出每个问题的路径

/////////////////////////////////////////////////////////////////////////

example.output

0                               // 问题0

4 4 2 4 4 1 2 1 0 4 3 1 2 0 0

// 路径为(4,4,2)->(4,4,1)->(2,1,0)->(4,3,1)->(2,0,0)

1                               // 问题1

......

/////////////////////////////////////////////////////////////////////////

用于测试的图和输入文件如下：

https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=17a56e40dbb448e6a89c217d05375e96

https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=38c84886d34346109191b2db1ff6651b

赛题七：高效的路径搜索算法设计 - 专家答疑邮箱：

jiangyiyang2@hisilicon.com

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赛题八：300GB+高带宽TFLN调制器设计

描述及要求（基础）：

设计一个满足300GBaud率应用的薄膜铌酸锂(TFLN)MZ调制器，关键指标要求如下：

1. 工作波长：1524~1572 nm
2. 6-dB EO带宽>150 GHz，EO-S21线性滚降，ripple<1 dB
3. 半波电压(Vπ) < 2.0 V
4. 调制器光学DC插损<3 dB
5. 特征阻抗>50 ohm
6. 调制器长度<1 cm
7. 调制波导芯层需采用铌酸锂，介质和电极材料不限于常规半导体材料，也可采用新材料

评审得分点：

1. MZ调制器设计方案具有可行性，能满足基本指标要求
2. 6dB EO带宽越高得分越高，挑战>200 GHz
3. 半波电压越低得分越高，挑战<1.5 V
4. 光学DC插损越低得分越高，挑战<2 dB
5. 特征阻抗越高得分越高，挑战>65 ohm
6. 调制器长度越小得分越高
7. 采用可规模量产的半导体工艺

输出要求：

1. 调制器关键截面图和行波电极设计图，包括材料和尺寸
2. 调制器性能仿真报告，包括EO-S21曲线、半波电压、DC插损。给出关键指标的优化思路以及仿真中采用的材料参数表
3. 行波电极仿真报告，包括电极微波损耗，特征阻抗和微波折射率。给出关键指标的优化思路以及仿真中采用的材料参数表
4. 调制器的制作工艺流程图
5. 方案总结：创新点、与文献或业界产品的关键指标对比分析、改进建议等

赛题八：300GB+高带宽TFLN调制器设计 - 专家答疑邮箱：

jiangjialin2@hisilicon.com

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赛题九：光通信高带宽和高摆幅MZ DRV设计

描述及要求（基础）：

1. 类型：差分输入差分输出MZ DRV(Mach-Zehnder modulator驱动器)
2. 输入信号摆幅：300mVppd~800mVppd；
3. 线性输出摆幅:3Vppd for 65ohm Differential Terminal load（下面的规格均保持65ohm的输出负载）;
4. THD:<2% for 3Vppd； 10GHz<4% for 3Vppd 40GHz;
5. 增益范围：11dB~20dB （备注：参考点为1GHz）；
6. 级联EO BW:125GHz@6dB BW(级联MZ 负载为：3dB BW为120 GHz的bessel LPF，S参数见底下附件)
7. 低频截止频率：典型1MHz；
8. 输入回损（SDD11）: <-10dB；
9. 功耗：<600mW for signal channel（不包括片外MZ负载部分的功耗）；
10. 电源电压：Dual power supply；Pre stage：Vcc 3.3V，变化范围+/-10%；Output stage：Vdd TDB(RF performance is first priority)
11. 结温范围：−5℃~+105℃
12. 工艺选择不限；

评审得分点：

1. 思路正确，根据需求和规格，有合理架构和工艺选型分析；
2. 有完整的电路原理图、版图及前后仿结果；
3. 有设计文档，能体现设计思路(如架构和工艺选取、关键规格理解、整体设计方案、仿真结果及曲线、规格达成度比对及可能优化方向等)；
4. THD是关键性能；在功能&其它性能满足条件下，THD越低，得分越高，是重点加分项；
5. 固定输出摆幅，相同输出摆幅不同增益下THD的一致性优化，是加分项；
6. 对仿真无法达成的规格的差距点及关键规格的进一步优化，如能提出有价值的改进方向也是加分项；
7. 需要提供PVT仿真结果； 

输出要求：

1. 详细的设计说明文档。
2. 电路架构图、原理图、仿真TB设置说明及仿真曲线及结果
3. 电路版图

MZ负载等效S参数：

赛题九：光通信高带宽和高摆幅MZ DRV设计 - 专家答疑邮箱：

duanbo@hisilicon.com

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第七届中国研究生创芯大赛承办单位介绍

第七届中国研究生创“芯”大赛承办单位华中科技大学坐落于湖北省武汉市，是国家教育部直属重点综合性大学、国家“211工程”重点建设和“985工程”建设高校之一，也是首批“双一流”建设高校。学校校园占地7000余亩，园内树木葱茏，碧草如茵，绿化覆盖率72%，被誉为“森林式大学”。学校师资力量雄厚，并遵循“应用领先、基础突破、协调发展”的科技发展方略，构建起了覆盖基础研究层、高新技术研究层、技术开发层三个层次的科技创新体系。

华中科技大学集成电路学院以服务国家重大战略和区域经济发展为目标，承建集成电路科学与工程和电子科学与技术两个一级学科，电子科学与技术、集成电路设计与集成系统、微电子科学与工程三个国家一流本科专业，学院是全国同时拥有国家集成电路学院、国家集成电路产教融合创新平台、国家示范性微电子学院、国家集成电路人才培养基地、微电子学与固体电子学国家重点学科等集成电路领域五大国家级人才培养学科平台的6所高校之一。学院按照“国际视野、拔尖示范、协同育人、自主创芯、服务地方"的思路 ，通过人才培养、科学研究、学科建设“三位一体”，充分发挥产教融合优势，支撑和引领华中地区集成电路产业高速发展。

武汉东湖新技术开发区简称东湖高新区，又称中国光谷、简称光谷，于1988年创建成立，是中国首批国家级高新区、第二个国家自主创新示范区、中国（湖北）自由贸易试验区武汉片区，并获批国家光电子信息产业基地、国家生物产业基地、央企集中建设人才基地、国家首批双创示范基地等。 经过30多年的发展，东湖高新区综合实力和品牌影响力大幅提升，知识创造和技术创新能力提升至全国169个国家级高新区第一，成为全国10家重点建设的“世界一流高科技园区”之一。