华为企业命题专项奖说明

华为企业命题专项奖专门用于奖励选择华为企业命题的赛队，华为企业命题专项奖是初赛奖，由企业专家评出。入围决赛的参赛队伍继续参加大赛决赛奖项评比，与初赛华为企业命题专项奖互不冲突。

华为企业命题专项奖设置
  特等奖 3队，每队奖金5万元
  一等奖 10队，每队奖金1万元
  二等奖 20队，每队奖金0.5万元

华为-创芯大赛人才招聘政策
  华为公司鼓励部门从创芯大赛获奖学生中挖掘人才，并在招聘中提供quickpass政策。参加创芯大赛的获奖学生，投递芯片类岗位：
  获全国二等奖三等奖学生，可以免机考。
  获一等奖及以上学生，免机考和一轮专业面试。
  华为专项奖等级等同全国奖对应等级待遇。

组队报名及作品提交链接（创芯大赛官网）

https://cpipc.acge.org.cn/cw/hp/10

注：具体报名时间、参赛流程及赛题详情，请以大赛组委会后续发布的正式通知为准。

赛题目录

序号	题目名称
赛题一	VVC反变换模块（ITS）设计
赛题二	北斗导航系统的捕获模块设计
赛题三	IQ mismatch校准及补偿设计
赛题四	后摩尔时代新材料器件性能评估与优化
赛题五	“智绘毫米波”—AI辅助20GHz~40GHz超宽带LNA设计
赛题六	高带宽Si-MZ调制器设计及其仿真模型
赛题七	光电芯片散热能力设计&工艺优化
赛题八	半导体激光器应力仿真、表征技术及抗应力激光器设计
赛题九	后量子与传统非对称密码芯片架构及硬件实现
赛题十	多输出逻辑锥逻辑共享优化

·答疑说明：不同赛题对应不同邮箱，请留意区分。

·搜索技巧：Ctrl+F 输入赛题名，可快速查找。

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赛题一：VVC反变换模块（ITS）设计

算法简介：

VVC（Versatile Video Coding）作为新一代视频编码协议，在压缩效率上项目前一代标准HEVC（High Efficiency Video Coding）提升~50%，代价是算法复杂度成倍增加。变换模块作为将时域信号转化为频域信号的关键步骤，对编码器的压缩效率至关重要。VVC协议引入更大的变换块（最大支持到64x64）和多种变换核（MTS，Multiple transform selection），实现更高的压缩效率。变换核类型如下所示：

Transform Type	Basis function Ti(j), i, j = 0, 1,…, N−1
DCT2	where,
DCT8
DST7

 

此外，VVC协议还引入了LFNST（Low-frequency non-separable transform），在编码端对变换之后的系数进行二次变换，进一步压缩系数编码比特数。举例如下，对于一个4x4的LFNST，输入数据记作X：

先将X展开成一个一维列向量：

然后再和变换核T进行矩阵乘，限幅输出：

y[i] = Clip3( -32768, 32767, ( (  ) + 64 ) >> 7 )

其中，nonZeroSize取值判断如下：

nonZeroSize = ((tu_width == 4 && tu_height == 4) | |

(tu_width == 8 && tu_height == 8)) ? 8 : 16

解码过程同理，先进行LFNST反变换，再对结果进行IDCT或IDST。

如果transform type = DCT2，按照如下公式进行IDCT计算：

y[i]=   with

i = 0..nTbS − 1

否则，transform type = DCT8或DST7，按照如下公式进行计算：

y[i]=   with

i = 0..nTbS − 1

对于不同transform type的transMatrix取值以及lowFreqTransMatrix取值详见以下附件：

备用下载链接：

https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=e45f3cabe73841c1848eabbf58b95eff

题目要求：

1. 实现VVC反变换模块设计，要求支持DCT2、DCT8和DST7三种反变换类型，支持LFNST反二次变换

2. 反二次变换时，先对输入数据做LFNST，然后再做DCT2反变换

3. 数据按照TU内光栅扫描顺序输入，一拍一个点，且只输入非零点

4. 计算性能要求一拍计算四个点，支持流水

5. 计算结果按照TU内光栅扫描顺序输出，一拍4个点

6. 使用verilog实现反变换模块设计

7. 工作主频500M

8. 追求面积和功耗最优

9. 要求支持以下表格中所有变换块大小与对应变换类型组合：

变换类型	块大小
DCT2	4x4、4x8、4x16、4x32、4x64、8x4、16x4、32x4、64x4、8x8、8x16、8x32、8x64、16x8、32x8、64x8、16x16、16x32、16x64、32x16、32x32、32x64、64x16、64x32、64x64
DCT8	4x4、4x8、4x16、4x32、8x4、16x4、32x4、8x8、8x16、8x32、16x8、32x8、16x16、16x32、32x16、32x32
DST7	4x4、4x8、4x16、4x32、8x4、16x4、32x4、8x8、8x16、8x32、16x8、32x8、16x16、16x32、32x16、32x32
LFNST	nTrs = 16：4x4、4x8、4x16、4x32、4x64、8x4、16x4、32x4、64x4
	nTrs = 48：8x8、8x16、8x32、8x64、16x8、32x8、64x8、16x16、16x32、16x64、32x16、32x32、32x64、64x16、64x32、64x64

10. 模块接口信号列表如下：

接口信号	位宽	I/O	描述
it_info	22	I	[6:0]：tu_width，TU宽度 [13:7]：tu_height，TU高度 [15:14]：tr_type_hor，水平变换类型 [17:16]：tr_type_ver，垂直变化类型 [19:18]：lfnst_tr_set_idx，LFNST变换类型集索引 [21:20]：lfnst_idx，LFNST变换核索引，0表示不需要LFNST变换
it_info_vld	1	I	info有效，脉冲信号，高电平有效，时序上先发info再发data和end
it_data_in	16	I	输入数据，有符号数，只输入非零数据，零数据跳过
it_data_addr	12	I	当前输入数据在TU内的光栅扫描顺序
it_data_in_vld	1	I	输入数据有效，脉冲信号，高电平有效
it_data_end	1	I	TU块数据输入完成，脉冲信号，高电平有效，时序上要么与it_data_in_vld同拍生效，要么单独生效
it_data_in_req	1	O	输入数据请求，要求输入支持按点反压 it_data_in_req=1时，in_data_in_vld才会拉高
it_data_out	40	O	反变换后的数据结果，要求按照TU内光栅扫描顺序输出，一拍4个点 [9:0]：4个点光栅序第一个结果 [19:10]：第二个结果 [29:20]：第三个结果 [39:30]：第四个结果
it_data_out_vld	1	O	输出数据有效，脉冲信号，高电平有效
it_data_out_req	1	I	高电平有效，it_data_out_req=1时才允许输出数据，否则it_data_out_vld不能拉高
it_done	1	O	TU计算并输出完成，脉冲信号，高电平有效

 

 

评审得分点：

1. 实现算法功能正确，满足题目要求；
2. 设计方案文档描述清晰，模块功能划分合理；
3. 算法文档明确说明模块内部量化定标，及对应得性能分析；
4. 同等性能约束下，模块面积越小，功耗越低，得分越高；
5. PPA指标均以所有参赛团队在各个专项的归一化分数统计，以各专项第一名的指标为10分，最后一名的指标为1分，其他名次指标在中间做线性量化分数。
6. 要求有完备的验证方案和验证用例；

输出要求：

1. ITS详细设计文档和RTL代码；
2. ITS验证环境、验证用例、验证数据和波形截图；
3. 提供ITS的功耗、性能、面积评估数据，使用工艺库评估的需标明工艺库；使用FPGA工具评估的，需写明工具版本、device型号、资源占用、时序信息等。

专家答疑邮箱：

liuhuichao2@hisilicon.com

 

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赛题二：北斗导航系统的捕获模块设计

题目介绍：

设计一个北斗导航系统的捕获模块，能够实现在无码相位和载波频率等辅助信息的情况下，完成对BDS-B1I卫星信号的载波频率和伪码相位的搜索。输入信号为IQ两路信号，位宽均为2bit，载波频率变化范围为±2KHz，采样频率为8MHz，信号强度范围为-130dBm~-135dBm。不限定捕获模块的具体算法和设计方案，要求在捕获伪码相位精度不大于0.5个码片、载波频率分辨率不大于500Hz的同时，能够捕获到设定的单颗卫星，最大可能降低面积、功耗和计算延迟等实现代价，详细评分方案见评审得分点。请根据要求规划该捕获模块的结构和实现方案。

BDS-B1I卫星信号结构请参考北斗导航系统官网的ICD文件（下载地址：http://www.beidou.gov.cn/xt/gfxz/201710/P020171202693088949056.pdf）。

捕获模块接口信号列表如下：

信号名称	信号类型，输入/输出	位宽	信号时钟域	说明
clk_din	输入	1	clk_din	接收信号时钟（8MHz）
rst_din_n	输入	1	clk_din	接收信号异步复位
data_in	输入	4	clk_din	接收信号，高2bit为Q路数据，低2bit为I路数据
clk_acq	输入	1	clk_acq	捕获处理时钟（100MHz），与clk_din为异步时钟
rst_acq_n	输入	1	clk_acq	捕获处理异步复位
acq_start	输入	1	clk_acq	捕获启动脉冲信号
acq_done	输出	1	clk_acq	捕获完成脉冲信号（要求该信号有效时，输出对应的相位、频率、相关峰等信息）
acq_addr	输出	14	clk_acq	捕获成功卫星的码相位信息（在1个码周期内的位置）
acq_freq	输出	15	clk_acq	捕获成功卫星的载波频率信息（有符号数）
acq_max_value	输出	20	clk_acq	捕获成功卫星的最大相关峰值
acq_left_value	输出	20	clk_acq	捕获成功卫星的最大相关峰值左侧第1个处理样点累加值
acq_right_value	输出	20	clk_acq	捕获成功卫星的最大相关峰值右侧第1个处理样点累加值

描述及要求：

1. 实现算法功能正确，满足题目要求，使用verilog实现BDS_ACQ_TOP模块。
2. 最大相关峰位置与左右侧第1个处理样点是等间距的，间距小于0.5个码片，且3个相关峰值有明显的三角峰型，如下图所示。

3. 在满足捕获码片精度不大于0.5个码片、载波频率分辨率不大于500Hz的基础上，追求计算效率、面积和功耗的优化。
4. 设计需要考虑实际使用的通用性，不允许基于给出的激励文件和参考结果做特殊适配，也不允许使用码相位和载波频率等辅助信息完成捕获任务。
5. 出题方提供的2个输入激励和说明如下。

https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=4c22380bae24429683d9ba401128125b

备用下载链接：https://www.kdocs.cn/l/cufF0QtlL2nm

评审得分点：

1. 实现算法功能正确，满足题目要求。
2. 设计方案文档描述清晰，模块功能划分合理。
3. 算法文档明确说明模块内部量化定标，及对应得性能分析。
4. 指定用例“data_sv_6_10ms_8MHz_SIG_-130.dat”的计算时延越小得分越高（计算时延为acq_start有效到acq_done有效之间的持续时间, data_in信号不允许超前于acq_start给出），赛题目标计算时延为2ms,低于目标时延加分，高于目标时延减分。
5. 文档包含对模块面积和功耗优化的措施说明，优化措施越有效，模块面积越小，功耗越低，得分越高。
6. 上述PPA指标均以所有参赛团队在各个专项的归一化分数统计，以各专项第一名的指标为10分，最后一名的指标为1分，其他名次指标在中间做线性量化分数。
7. 要求有完备的验证方案和验证用例。

输出要求：

1. 算法设计与优化分析报告（含方案分析与性能仿真结果）。
2. BDS_ACQ_TOP详细设计文档和RTL代码。
3. BDS_ACQ_TOP验证环境、验证用例、验证数据和波形截图。
4. 使用出题方提供的2个用例输入激励，通过BDS_ACQ_TOP模块进行捕获处理，给出计算延迟时间、捕获卫星的码相位/载波频率/相关峰等信息。
5. 提供IP的功耗、性能、面积评估数据，使用工艺库评估的需标明工艺库；使用FPGA工具评估的，需写明工具版本、device型号、资源占用、时序信息等。

专家答疑邮箱：

   jean.xubin@hisilicon.com

 

 

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赛题三：IQ mismatch校准及补偿设计

背景介绍：

1. IQ不平衡（IQ mismatch/IQ imbalance）是无线通信系统中常见的性能损伤，主要由发射机或接收机同相（I路）与正交（Q路）两支路之间的幅度或相位偏差引起，此外两支路中的低通滤波器、数模转换、放大器等也不是完全一致的，这些因素都会引起IQ mismatch。
2. 如下图，传统的IQ校准算法为在数字部分发送激励信号经数模转换（DAC）后转换为模拟信号，经过模拟射频环路（包括TX侧低通滤波（LPF）、可变增益放大器（VGA）、经LO本振（Local Oscillator）调制的上变频、PPA放大、移相器，到RX侧下变频、VGA、RX LPF），再经模数转换（ADC）后转化为数字信号，在数字域做IQ校准。而IQ补偿通常在TX和RX侧各有一个数字预失真补偿模块，以抵消对应的IQ mismatch。

3. 镜像抑制比（Image Rejection Ratio，IRR）衡量接收机性能的一个关键指标，用于表征接收机对“镜像频率”干扰信号的抑制能力，通常以镜像干扰信号增益与有用信号增益的比值（dBc为单位）表征。IQ mismatch是导致镜像抑制比下降的最主要原因之一，IRR的值越低，说明IQ mismatch改善越显著。

描述及要求：

1. 根据给定的IQ mismatch失衡模型， 设计一套预失真校准并生成补偿系数模块与预失真补偿模块，提交RTL模块名为IQ_CALI与IQ_COMP（分为TX和RX），补偿滤波器系数计算方法和补偿滤波器阶数不做严格限定，由参赛者根据性能指标和PPA要求自行选择。
2. 挂载赛题中提供“IQ失衡参数模型iqMismatch”，可以使用“训练数据源tx_trainData1/2/3.dat,fb_phaseshift0_Data1/2/3.dat,fb_phaseshift90_Data1/2/3.dat”或自主生成训练数据作为校准激励信号进行IQ补偿系数训练，校准激励信号经如下路径经TX IQ失衡模型、移相器、RX IQ失衡模型环回至数字部分供校准使用。为了模式真实场景，训练数据在校准环回通路需要加上35dB的归一化高斯白噪声。校准环回通路上的移相器有0度、90度两种相位选择。上述过程提供了参考代码，参赛者也可以自行实现。

3. 训练完成后，使用赛题中TX和RX各提供3组“测试数据源tx/rx_verifyData1/2/3.dat”进行补偿效果测试，以补偿前后的IRR收益衡量补偿效果。如下图，TX IQ的补偿效果测试方式为：TX IQ补偿测试信号经TX IQ补偿模块、DAC、TX IQ失衡模型后至天线空口观测IRR收益；

如下图，RX IQ的补偿效果测试方式为：RX IQ补偿测试信号经RX IQ失衡模型、DAC、RX IQ补偿模块后观测IRR收益。

4. 在赛题中给定采样率和输入、输出数据信号位宽，完成算法方案设计和RTL模块实现；
5. RTL设计需要综合考虑性能和PPA指标，性能指标要求为测试数据完成校准和补偿后的IRR平均要求达到达到一定要求。
6. IQ mismatch model

https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=d1b64c1fce8a40c6beacef17f0356327

备用下载链接：https://www.kdocs.cn/l/cveIlS6wTcW8

评审得分点：

1. 功能正确，符合题目要求；
2.  算法分析报告要求全面，详尽描述具体实现；
3. RTL详设文档重点描述定点化策略、模块划分方法和功耗面积优化手段；
4. 性能指标TX/RX IRR分为-45dBc、-50dBc、-55dBc三档，IRR越低得分越高，若IRR大于-45dBc性能得分为0；模块实现面积功耗越小，得分越高；IQ校准训练以及补偿系数计算时间越短（RTL代码系统时钟与数据采样率一致为320M），得分越高；

5.性能、面积功耗、校准训练计算时间三者之间评审得分权重为 3:4:3;

输出要求：

1. 算法分析报告（包含方案选择分析、性能结果数据）；
2. 算法定点化实现文档，仿真代码和仿真结果数据；
3. IQ_CALI与IQ_COMP模块详细设计文档和RTL代码，详设文档需说明针对面积功耗所采取的优化措施和取得的结果，此外还需提供测试数据的补偿IRR指标和IQ校准训练以及补偿系数计算的RTL处理时间；
4. IQ_CALI与IQ_COMP模块验证环境、验证用例、验证报告；
5. 提供IP的性能、面积、功耗评估数据，使用工艺库评估需标明工艺库,RTL代码中涉及的存储单元可以根据需要自行调用对应工艺库的RAM库；

专家答疑邮箱：

yanghui2@hisilicon.com

 

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赛题四：后摩尔时代新材料器件性能评估与优化

描述及要求：

随着硅微缩的放缓，新材料成为延续摩尔定律的候选方案。请以二维材料（MoS2、WSe2）为例搭建器件和电路、评估并优化性能，思考超越硅基器件的可能。

1. 以公开的先进节点（参考IRDS21或ASAP PDK）为工艺尺寸限制，搭建一套兼容N和P型晶体管的工艺流程，提供反相器制备工艺。
2. 以前述器件结构进行TCAD仿真与优化，要求物理模型能够较全面的考虑2D材料特性，根据文献实验数据校准迁移率；定量说明与硅基同节点对比下，关键模块和参数的优劣。
3. 对器件建模拟合，要求与前述TCAD数据平均偏差不超过5%、关键特性参数偏差不超过10%；模型需包含本征性能和外围寄生（可使用开源模型、查表法、神经网络拟合等）。
4. 以节点工艺能力匹配的设计规则，使用INV+ND2搭建D4FO3多级环振，进行寄生抽取，结合前述模型仿真评估功耗性能面积（PPA）；在同样的规则下设计SRAM、XNR2和DFF标准单元设计，对延迟、动静功耗等电性寻优。
5. 回答优化后的2D器件可以跨代对比Si哪个节点(IRDS21)性能，参考目前进展，哪些工艺器件和设计层面的改进最有待推进。

评审得分点：

1. 反相器的N/PMOS一起制备的可行工艺流程，与2D材料的兼容性以及功函数和接触调节方法。
2. TCAD建模过程，迁移率、接触的校准说明；超越硅的关键挑战点。
3. 展示建模策略、迭代优化过程和合理性说明；需涵盖温度、工艺角特征，并结合TCAD和工艺场景解释参数合理性；模型架构需涵盖器件中道寄生的计算，并评估中道寄生对器件特性的影响。
4. 单元版图、设计规则、寄生抽取、PPA结果优化过程，尽量多展示优化点。
5. 2D器件相比于目前进展的关键改进点和改进依据。

额外说明：

1. 参考附录要求说明。结构和参数参考ASAP5/7 PDK和IRDS-2021-More Moore；允许参考其他公开文献数据，需简述其合理性和必要性。
2. 工艺流程需包含N、PMOS的各自Vt调节方法；需包含前中后段工艺（后端只需要包含第一层金属），标注电源和信号pin口。
3. 晶体管搭建包含核心部件和尺寸说明，物理模型及解释，给出迁移率校准过程、IV/CV曲线和指标；合理解释关键模块和参数对电性影响。
4. 建模和寄生抽取需要考虑合理的边界划分与扣除。
5. 任何一处有超越业内理解的新思路，并有效证明可行性，额外加分。

输出要求：

1. 展示PPT，包含结题的关键步骤描述和最终结果；
2. 模型和参数，使用的仿真软件说明及其代码，参数提取代码；
3. 器件结构图、器件参数定义、迁移率符合约束的验证曲线、器件TCAD和建模电性数据曲线、环振和标准单元版图、环振性能-功耗曲线、标准单元电性说明；
4. （如有）额外的参考资料和引用的数据说明。

器件设计与仿真分析要求：

1. 合理设置所选二维材料的带隙、亲和能、DOS等参数，迁移率，接触电阻需要经过实验校准，迁移率模型包含室温下本征声子散射影响和(远程)库伦散射影响。可选：进一步的考虑不同衬底表面声子散射影响；

Adv. Funct. Mater. 2017, 27,1604093

2. 可选：参考实验数据校准载流子浓度,以及根据短沟道器件进一步校准弹道迁移率和饱和速度；

Li, W., Gong, X., Yu, Z. et al. Approaching the quantum limit in two-dimensional semiconductor contacts. Nature 613, 274–279 (2023)

W. -C. Wu et al., "On the Extreme Scaling of Transistors with Monolayer MOS2 Channel， 2024 VLSI, Honolulu, HI, USA, pp. 1-2

3. 有超越现有物理模型的TCAD建模方法的可以加分，如Extension区/接触掺杂、沟道缺陷、栅介质界面Dit、接触vdW Gap、回滞/Vt变动、Grain Boundary漏电等；

D. M. Sathaiya et al., "Comprehensive Physics Based TCAD Model for 2D MX2 Channel Transistors," 2022 International Electron Devices Meeting (IEDM), San Francisco, CA, USA, 2022, pp. 28.4.1-28.4.4

4. 器件结构搭建不要求全流程工艺仿真，但要求尽可能接近真实模块可能会出现的结构，可参考文献实验结构SEM/TEM等进行构建；
5. 亚5nm节点Benchmark器件结构可以与拟合所用结构不同，不限于平面、Double-Gate、Tri-Gate、GAA、CAA、CFET等结构，结合所需要的工艺流程、模块进行设计，物理参数需要有实验或理论支撑。

参数限制：

• 介电常数：
• HfO2 15
• SiO2 3.9
• LowK: 4-4.5
• 结构最小尺寸
• Nanosheet间金属填充至少6 nm
• 其他尺寸可参考IRDS 2021

6. 综合考虑工艺可行性、材料性质和器件设计参数，能针对二维材料相比Si本征优势或者劣势进行定量分析，给出优势来源或者需要克服的瓶颈。有独到理解和调优思路的可以加分。

参考DC/AC特征参数以及Rch、Rext、Rct、Cch、Cgd0拆分分析：

定义Vgs=0V, Vd=Vdd下Idoff=10 nA/um为ULVT器件，Idoff=1 nA/um为LVT器件，Idoff=100 pA/um为SVT器件

• Idlin(Vgs=Vdd,Vd=0.05V)
• Idsat(Vgs=Vdd,Vd=Vdd)
• Idlow(Vgs=Vdd/2, Vd=Vdd)
• Idhigh(Vgs=Vdd, Vd=Vdd/2)
• Ideff=(Idlow+Idhigh)/2
• Vtlin：Vg@Ids=1e-8*W/L, Vds=0.05V
  Vtsat: Vg@Ids=1e-8*W/L, Vds=Vdd
• Cgg(Vgs=Vdd下由gate端感生的电容)
• Cgs(Vgs=Vdd下由source端感生的电容)
• Cgd(Vgs=Vdd下由drain端感生的电容)
• Cgs0(Vgs=0V下由source端感生的电容)
• Cgd0(Vgs=0V下由drain端感生的电容)
• Cch(=Cgs+Cgd-Cgs0-Cgd0)
• Ceff(=3.5*Cgd0+Cgs0+Cch)
• Findex=Ideff/Ceff (单器件特征频率)

评分细则：

No.	Item	基本要求	进阶要求	说明
1.1 模型和参数拟合	能带	通过查阅文献设置带隙、亲和能、DOS参数、介电性质	能够结合实验CV曲线修正能带参数，准确反应载流子浓度随Vg变化	合理使用模型和参数，有实验或理论依据支撑，达到基本要求一项一分，合计3分 达到进阶要求一项1分，合计5分   总计8分
1.2	迁移率 饱和速度 弹道输运	包含本征电声散射和库伦散射影响下的迁移率模型，校准长沟迁移率 根据文献合理设置高场速度饱和	在拟合迁移率的基础上模型能完整考虑本征电声散射、(远程)库伦散射、不同衬底界面声子散射对迁移率的影响
			根据短沟实验器件拟合饱和速度、弹道迁移率等参数
1.3	接触	结合文献实验数据如TLM结构提取Rc	针对接触势垒，vdW Gap隧穿过程设置合理模型和参数进行仿真与Rc提取吻合
1.4	Extension Doping	-	仿真模型包含介质Trap远程电荷转移掺杂,并反应掺杂在靠近Gate和SD耗尽情况，体现离化后电荷的库伦散射影响
1.5	沟道缺陷 栅介质	-	电性评估考虑沟道材料缺陷如空位缺陷对电性的影响或者沟道和栅介质界面Trap影响
2 器件架构	器件结构建模	基于DG、GAA、CFET等结构搭建基本晶体管，合理设置沟道、Extension、接触长度，沟道厚度， EOT，介电常数等参数	根据工艺流程和cell设计考虑真实器件各个模块以及器件互联和隔离下器件的结构源漏接触、Extension掺杂、栅介质、掺杂等工艺模块可能的结构	达到基本要求1分   达到进阶要求反应真实工艺形貌影响1~3分     总计4分
3.1 电性分析	器件分析与Benchmark	提取Vt、Idsat、Ioff、Ieff、SS、DIBL、Ceff等指标并进行Benchmark	结合Rch、Rext、Rct、Cch、Cgd0充分讨论器件设计参数对本征、寄生电阻、寄生电容各部分特性影响	达到基本要求1项1~2分，合计2分   达到进阶要求 1~2分 合计6分   总计8分
	关键优势或瓶颈识别		综合考虑工艺可行性、材料性质和器件设计参数调优，给出二维器件相比Si基优势来源，或者劣势与需要攻克的瓶颈
	器件设计创新		有超越现有结构、模块设计并取得>15%Ieff,20%Ceff收益

 

专家答疑邮箱：

zhangqiang241@hisilicon.com

 

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赛题五：“智绘毫米波”—AI辅助20GHz~40GHz超宽带LNA设计

描述及要求： 

1. 频率范围：覆盖 20GHz ~ 40GHz，面向5G FR2及卫星通信Ka波段等应用。
2. 工艺选择：不限制，推荐使用CMOS工艺。
3. AI设计策略（重点）：

• 建议在匹配网络设计中引入AI辅助设计的非传统无源结构，以解决宽带匹配难题。
• AI辅助设计的深度与有效性将作为本赛题的核心差异化评分依据。 

4. 小信号增益（S21）：20GHz-40GHz范围内, 增益 > 15 dB。
5. 增益平坦度：20GHz-40GHz范围内，增益波动在+/-1dB内。
6. 噪声系数（NF）：全频段 NF < 2.5dB。
7. 输入回波损耗（S11）：20GHz-40GHz范围内，< -10 dB。 
8. 线性度（IIP3）：> -25 dBm（典型频率：frf=25/30/35GHz,双音间隔400MHz）。 
9. 线性度（IP1dB）：> -30 dBm（典型频率：frf=25/30/35GHz）。
10. 功耗和面积：越小越好，请在设计报告中合理分析。 
11. 其他说明：若部分极限指标无法完全满足，可在设计报告中结合工艺物理限制（如ft/fmax？、衬底损耗等）进行详细的理论分析与瓶颈说明。

评审得分点：

1. AI与EDA应用方法论（30%）：

• 考察是否利用AI探索了非传统拓扑（如非规则形状、像素化生成）以优化面积和匹配。
• 考察AI算法在射频电路设计流程中的应用方法，如AI模型对无源器件S参数预测的准确性，AI算法对电路性能的优化效果等等。

2. 宽带性能指标竞争力（20%）：

• 在满足带宽前提下，NF、Gain、功耗、面积指标越好，得分越高。

3.  设计完整性与仿真（25%）：

• 包含完整的原理图、DRC/LVS Clean的版图及后仿真结果。
• 关键无源器件必须经过电磁仿真验证。

4. 分析与文档质量（25%）：

• 文档需清晰阐述“AI优化流程 vs 传统迭代”的效率与性能对比。
• 针对未达标项的理论分析。

输出要求：

1. 详细设计报告：除了电路原理图、版图及前后仿真对比数据，还应包含架构选型流程和AI算法流程（如数据集收集方法、模型训练验证方法等）。
2. 电路数据：原理图及版图数据（GDSII）。
3. AI代码/脚本文件：关键AI算法源码（如Python、Matlab）及（如涉及到AI建模）训练好的模型文件。

专家答疑邮箱：

tianshi.wang@hisilicon.com

 

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赛题六：高带宽Si-MZ调制器设计及其仿真模型

 

Si-MZM示意图

描述及要求（基础）：

1. 应用于O-band（1270~1330nm）的高带宽Si-MZ调制器
2. 关键指标：3dB-EO带宽>70GHz，S21-peaking<1dB，半波电压<6 V，DC loss<4 dB，
3. 建立Si-MZ调制器光电仿真模型，包括EO带宽模型，半波电压仿真模型，DC loss仿真模型。其中EO带宽模型需要考虑调制器的RC参数，阻抗匹配和速度匹配等因素。
4. 建议优先基于Si材料的等离子体色散效应进行调制，如Si-pn结或者MOS-Cap结构。如果需要引入其他半导体材料，需要满足CMOS工艺兼容性。

各指标定义示意图：

EO带宽示意图

评审得分点：

1. 关键指标评分占比70%。在满足如上关键指标需求的情况下，根据关键指标超出需求多少进行加分。带宽越高，S21 peaking越小，半波电压越低， DC loss越小，则得分越高
2. 如引入了非Si的半导体材料，提供具有可行性的工艺集成流程图是加分项
3. 调制器仿真模型占比30%。根据仿真流程的合理性，公式推导以及仿真代码的正确性（matlab或者python）进行评分；

输出要求：

1. 详细的设计说明文档，仿真报告和仿真模型。设计文档中要包含调制器尺寸结构参数（包括关键横截面和俯视图），掺杂浓度和位置。仿真报告包括EO带宽，半波电压，DC loss仿真结果，需要包含关键的公式推导和材料参数选取。调制器仿真模型需要包含仿真流程，公式推导以及可运行的仿真代码。
2. 如果采用了非Si的半导体材料，需要提供工艺集成流程图
3. 芯片设计版图及对应层说明
4. 仿真模型的校准结果，利用已有文献的参数对仿真进行校准，并附有对比结果说明
5. 与光通信业界典型产品或paper的指标进行对比分析。

专家答疑邮箱：

jiangjialin2@hisilicon.com

 

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赛题七：光电芯片散热能力设计&工艺优化

描述及要求： 

面向短距的光源芯片(DFB/EML等等)，都期望能做到非制冷工作。芯片的发光效率、可靠性在高温下会下降很多，所以提升芯片的散热能力非常关键。

光芯片基础架构是半导体波导结构、中间一层绝缘介质，上面盖一层接触金属。中间绝缘介质非常影响散热，热量会堆积在介质中扩散不开。可通过优化材料导热能力或者优化芯片散热结构提升芯片高温特性，进而达到非制冷情况下的应用。

1. 优化薄膜沉积工艺：

开发高导热、电绝缘介质膜，要求：折射率：n<2.0，导热率>10W/(m·k)；

可以通过常用的半导体工艺生长出高质量的薄膜，如PECVD等；

膜层可耐受500C高温，不会出现peeling等异常；

可以用常用的半导体工艺气体刻蚀，如氟基气体

2. 优化芯片结构：

优化芯片结构提升芯片散热能力；

芯片结构优化需兼容COC正贴工艺；

结构优化可兼容常规的半导体芯片加工工艺，保证高的芯片可制造性；

评审得分点：

1. 工艺单点可行性：使用常规半导体工艺生长，工艺单点膜层性能满足(电绝缘，折射率：n<2.0，导热率>10W/(m·k))为得分前提，导热率越高加分；
2. 工艺整合适配性提升：高温长时间退火环境/高温高湿环境下，膜层应力&折射率等特性变化量小得分越高，可用常用的半导体工艺气体刻蚀，与常见SiO/SiN体系兼容性越高，得分越高；
3. 对通信波段光损耗越低得分越高;
4. 芯片结构优化仿真芯片结温T_j降低越多得分越高；
5. 芯片结构优化可兼容常规的半导体芯片加工工艺，可制造性越高得分越高

输出要求：

1. 激光器热学仿真报告：含纯粹热学仿真（芯片结温优化），及应用后激光器LIV曲线收益(光功率-电流-电压关系)；
2. 单点工艺参数报告：膜层基本特性如膜厚/折射率/导热率/应力/刻蚀速率以及刻蚀均匀性，高温长时间退火环境/高温高湿环境下膜应力&折射率等特性变化；
3. 激光器制作工艺流程图：全流程工艺步骤，重点标注钝化层相关工艺结果，及激光器基础结构如波导形貌、电极等；
4. 激光器测试报告（可选）：提交激光器芯片实物；展示测试条件下测试数据，其它性能不劣化前提下，重点关注热阻/温漂特性优化比例。

专家答疑邮箱：

likangwen@huawei.com

 

 

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赛题八：半导体激光器应力仿真、表征技术及抗应力激光器设计

描述及要求： 

理论仿真外部应力对激光器内部结构的变化，需细化到材料折射率变化/量子阱折射率变化，并给出相应折射率变化如何影响激光器的模式稳定性。

寻找表征应力的方法，特别是材料内部的微观应力，需有定量的表征技术。

评审得分点：

1.理论仿真外部应力对激光器内部结构的变化，需细化到材料折射率变化/量子陷折射率变化，并给出相应折射率变化如何影响激光器的模式稳定性。

2.应变效应对III-V半导体折射率变化准确描述

a)半导体层中的应变可归因于晶格失配（内禀应变）以及芯片封装过程中施加的外部应力。

b)内禀应变通常为双轴应变，而外部施加的应变通常具有各向异性特征，甚至可能包含剪切分量。这些应变会以各向异性方式改变材料的折射率，进而影响光子器件的光传播特性。

3.应力的影响分析，并覆盖到宽温工作场景。

4.有效的局域应力表征方法，能够匹配理论与实验：

a)基础可行性：应力表征方案可实现定量表征微观区域应变大小；其中应变精度满足~1E-3；空间分辨率满足<5nm;

b)进阶可行性：应力表征方案可实现定量对比不同样品的应变大小；

5.抗应力激光器设计思路和方案。

输出要求：（应力仿真、应力表征、抗应力设计方案可任选其一）

1. 激光器微区应力仿真方法，发展一种普适性理论，能够计算由任意应变张量引起的各向异性折射率变化，推导出可用于计算任意应变张量导致折射率变化的简化表达式；
2. 输出微区应力对激光器模式稳定性的影响分析报告；
3. 微区应力表征方法报告：

a)微观区域应变xx,yy和xy方向的应变Map（横纵坐标为空间位置，Z代表应变大小）；

b)微观区域应变line；

4. 抗应力激光器设计方案：输出激光器结构/贴装基板设计方案，优化抗应力能力，使得激光器对应力变化不敏感。

专家答疑邮箱：

maxiuwen@huawei.com

 

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赛题九：后量子与传统非对称密码芯片架构及硬件实现

题目背景：

随着量子计算技术及量子计算机的迅猛发展，传统非对称算法将迁移到后量子密码算法。本题目要求参赛者设计一个兼容传统非对称算法的后量子密码算法硬件方案，实现方案需要满足小面积和高性能。

描述及要求：

设计方案支持ECDSA和ML-DSA(FIPS 204)算法。其中ECDSA曲线类型为P-521，hash算法类型为SHA3-512，ML-DSA算法需要支持3个安全等级，算法原理介绍可参考如下链接：

ECDSA算法原理：https://nvlpubs.nist.gov/nistpubs/FIPS/NIST.FIPS.186-5.pdf

ECDSA测试向量：https://csrc.nist.gov/CSRC/media/Projects/Cryptographic-Standards-and-Guidelines/documents/examples/P521_SHA3-512.pdf

ML-DSA算法原理：https://nvlpubs.nist.gov/nistpubs/FIPS/NIST.FIPS.204.pdf

ML-DSA测试向量：https://github.com/pq-crystals/dilithium/

非对称密码算法和后量子密码算法要求硬件逻辑实现，硬件实现规格目标要求如下：

1) 综合频率目标100MHz(7nm)

2) 面积目标70000um^2 

3) 性能目标(50Mhz条件下，其它主频可按此表等比例折算)： 

	ECDSA	ML-DSA（等级5，签名通过的场景）
key_gen	450ms	4ms
sign	160ms	10ms
verify	160ms	4.5ms

 

评审得分点:

1.算法功能正确，提交的文档及代码符合题目要求、满足可复现性(占比50%)

2.算法实现的面积越小，得分越高(占比20%)

3.性能(50MHz条件下)越高，得分越高(占比20%)

4.综合频率越高，得分越高(占比10%)

输出要求：

1.算法模型设计文档 

2.详细设计文档(硬件架构功能和结构描述)及代码

3.EDA仿真报告

专家答疑邮箱：

maoshaowu@huawei.com

 

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赛题十：多输出逻辑锥逻辑共享优化

描述及要求： 

1. 题目背景：逻辑综合工具是集成电路设计当中最关键的工具之一，将高级硬件描述语言通过编译、优化、映射等步骤转换成标准逻辑单元组成的电路网表。而其中逻辑优化是优化核心组件，指在不改变逻辑功能的前提下，将网表转换为各类基础逻辑表达，进行逻辑表达的层级和面积压缩。逻辑优化为了考虑可扩展性问题，往往会采用单输出局部窗口的优化算法。但是芯片设计当中往往多个输出之间是逻辑相关的，存在大量的逻辑共享，如何能够利用这些共享是提升整体逻辑优化能力的关键。
2. 题目价值：

提升多输出逻辑锥间的逻辑共享程度，能够有效跳出单输出局部窗口优化的局部最优解，进一步提高逻辑共享水平，从而显著提升逻辑优化的面积压缩能力。这一优化可降低逻辑综合后组合逻辑的数量和面积，减少电路功耗，最终提升逻辑综合工具整体的 PPA（Performance（性能）、Power（功耗）、Area（面积））竞争力。

3. 基础平台：

开源逻辑优化工具：参赛方案需基于开源逻辑优化工具 ABC（Ref.[1]）实现，其 GitHub 地址为：https://github.com/berkeley-abc/abc。

工具详情可参考：https://people.eecs.berkeley.edu/~alanmi/abc/

4. 用例：我们会依据多输出逻辑锥的共享特征构造测试用例，并补充多个真实工程场景的用例。所有用例均为 BLIF 格式文件，参赛选手均可通过 ABC 工具读取。其中公开 30 个 BLIF 用例（占比 75%），另外 10 个 BLIF 用例预留作为辅助验收用例（占比 25%）。所有用例（公开用例 + 辅助验收用例）的测试结果均纳入评审计分范围。公开测试用例集合见压缩包（tc_public.rar）：  https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=b73864c9391847ec94e208ab7f3ee5cc

  备用下载链接：https://www.kdocs.cn/l/cjiASJTM5fqI

评审得分点：

1. 用例有效性判定（前置条件）

对每个验收用例，先执行有效性校验，判定规则如下：

• 若方案在该用例执行过程中出现 程序 Crash，或 等价性验证错误，则该用例得分为 0 分，且不参与后续指标评分。
• 若方案通过该用例的有效性校验（无 Crash、等价性验证通过），则进入关键指标评分环节。

2. 关键指标评分环节

2.1 参与评分的关键指标及默认优化方向

指标名称	权重占比	优化方向	说明
AIG节点数	50%	数值越小越优	优化后的节点数量
AIG层级数	20%	数值越小越优	优化后的CO最大层级深度
运行时间	20%	数值越小越优	完成该用例的总执行耗时
峰值内存	10%	数值越小越优	执行过程中占用的最大内存

注：整体方案都是单线程下评估

1. 2.2 排名计分规则

对通过有效性校验的方案，按单个指标分别进行全量排序，计分标准如下：

• 指标排名第 1 名：得 10 分
• 指标排名第 2 名：得 9 分
• 指标排名第 3 名：得 8 分
• ……
• 指标排名第 6 名及以后：得 5 分（最低分阈值）

补充说明：若出现并列排名，并列方案均按当前名次对应的分数计分，后续名次顺延。例如：2 个方案并列第 1，则均得 10 分，下一名次为第 3 名，得 8 分。

1. 2.3 单个用例最终得分计算

单个用例得分 = (节点数得分 × 50%) + (层级得分 × 20%) + (运行时间得分 × 20%) + (峰值内存得分 × 10%)

3. 方案总得分计算

方案最终总得分 = 所有验收用例的得分之和

4. 方案排序规则

• 按方案总得分从高到低排序，得分越高排名越靠前；
• 若总得分相同，则依次比较权重占比高的指标的平均得分，平均得分高者排名靠前；
• 若上述指标仍相同，则视为并列排名。

5. 其他说明

所有用例需通过等价性验证：等价性验证可通过 ABC 工具的 CEC 命令完成，示例如下：

•   算法设计方案；
•   编译完成的可执行文件；
•   每个测试用例优化后的Blif文件；

关键引用：

1. Mishchenko A, Chatterjee S, Brayton R. DAG-aware AIG rewriting a fresh look at combinational logic synthesis[C]//Proceedings of the 43rd annual Design Automation Conference. 2006: 532-535.

专家答疑邮箱：

chenwenyang1@hisilicon.com