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华大九天企业命题-第九届中国研究生创“芯”大赛
发布时间：2026-03-09
来源：中国研究生创“芯”大赛
阅读次数：534
关于华大九天
北京华大九天科技股份有限公司（简称“华大九天”）成立于2009年，一直聚焦于EDA工具的开发、销售及相关服务业务，致力于成为全流程、全领域、全球领先的EDA提供商。
华大九天主要产品包括模拟电路设计全流程EDA工具系统、存储电路设计全流程EDA工具系统、射频电路设计全流程EDA工具系统、数字电路设计EDA工具、平板显示电路设计全流程EDA工具系统、晶圆制造EDA工具和先进封装设计EDA工具等软件，并围绕相关领域提供技术开发服务。产品和服务主要应用于集成电路设计、制造及封装领域。
华大九天总部位于北京，在南京、成都、深圳、上海、香港、广州、北京亦庄和西安等地设有全资子公司，在武汉、厦门等地设有分支机构。
华大九天企业命题说明
华大九天企业命题专项奖系针对初赛阶段设立的独立奖项，旨在表彰选择华大九天命题的优秀团队。该奖项由企业技术专家组评审，与大赛决赛奖项评选机制并行。入围决赛的团队将继续角逐大赛总决赛奖项，两类奖项互不冲突，获奖权益可叠加享受。
华大九天企业命题专项奖设置
一等奖2队，每队奖金1万元；
二等奖6队，每队奖金5千元。
华大九天企业命题交流QQ群
692029330
华大九天创芯大赛人才招聘政策
北京华大九天科技股份有限公司希望从创芯大赛获奖团队中发现人才，挖掘人才，并在招聘中提供快速通道。参加创芯大赛的获奖学生，投递研发类岗位：
1. 获全国二等奖三等奖学生，可以免笔试直接进入技术面试；
2. 获一等奖及以上学生，可直接进入综合面试；
3. 华大九天企业专项奖等级等同全国奖对应等级待遇。
赛题：数模混合PLL的设计
采用国产模拟套件Aether系统和数字仿真器HimaSim构成的解决方案，及浙创55nmPDK，设计一款小数PLL电路，完成系统级仿真、全部电路图、模拟前仿真和混合仿真的过程。
可参考以下架构：
工作条件：
1.采用给定的浙创55nm openPDK工艺，需要完全采用PDK库中提供的器件完成设计；
2.以上PLL框图中，反馈分频器和分频控制单元需使用数字verilogHDL代码实现（推荐使用多阶sigma-delta小数分频结构），其他部分需使用模拟全定制设计实现，需要在华大九天Aether全流程环境中完成系统建模和仿真、电路图设计和前仿真、以及数模混合仿真的全过程；
3.以下指标工作于电源VDD的电压1.08~1.32V（Nominal 1.2V），温度-20 ~80℃（Nominal 27℃），工艺corner包括SS/TT/FF。
目标频率输出要求：
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Case 1 |
Case 2 |
Case 3 |
Case 4 |
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200MHz |
481.563MHz |
1.57542GHz |
2.0GHz |
要求技术指标（考虑所有PVT corner组合中最差后仿真值）：
1.需要利用理想元器件先对PLL进行系统级仿真，以确保其在整个输出频率范围内的稳定性、SettlingTime及噪声情况，提交全部电路原理图，verilogHDL代码，和系统仿真、前仿真的各种设置和仿真结果波形等数据（15分）；
2.通过整体数模混合Tran仿真，确保PLL能正常锁定在全部以上4个目标频率，且SettlingTime < 200us (20分）；
3.RMS噪声指标（需结合主要模块的HBNoise仿真结果，通过系统级仿真得到总的输出噪声值）：差分JitterRMS @ 2GHz < 2°（15分）；
4.Deterministic噪声指标：在输出频率为2GHz时，当VDD以100ps边沿向下跳动50mV，求瞬态差分输出周期变化的差值范围在[0.4995ns,0.5005ns]之内，即周期变化不超过±1%；给出测试电路和仿真结果（12分）；
5.具有Bandgap和Lock Detector单元，Lock Detector的输出指示在PLL锁定后即变高（10分）
6.PLL整体正常工作电流IDC≤3mA，整体关断电流Idown≤100nA；给出测试电路和仿真结果（8分）；
7. 提供Word版设计报告，详细阐述设计思路和设计过程、仿真结果（20分）。
软件及PDK获取方式
报名预计3月16日当周启动。赛题所需软件及PDK，完成报名即可申请获取，最新动态请关注赛事官方公众号与官网。
申请表下载链接：
https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=6fe19e6e86b54690b2294ff35f8a407c
赛题答疑链接
