一、华为企业命题

华为技术有限公司成立于1987年，总部位于中国广东省深圳市龙岗区。华为是全球领先的信息与通信技术（ICT）解决方案供应商，专注于ICT领域，坚持稳健经营、持续创新、开放合作，在电信运营商、企业、终端和云计算等领域构筑了端到端的解决方案优势，为运营商客户、企业客户和消费者提供有竞争力的ICT解决方案、产品和服务，并致力于实现未来信息社会、构建更美好的全联接世界。目前华为约有19.4万 员工，业务遍及170多个国家和地区，服务30多亿人口。

华为把网络安全和隐私保护作为公司最高纲领，秉持开放透明，提升软件工程能力，建立业务连续性管理体系，增强网络韧性。30多年来，华为和运营商一起建设了1,500多张网络，帮助世界超过30亿人口实现联接，保持了良好的安全记录。

华为主张开放、合作、共赢，与客户、伙伴合作创新、扩大产业价值，形成健康良性的产业生态系统。华为加入400多个标准组织、产业联盟和开源社区，积极参与和支持主流标准的制定，推动产业良性发展。

华为致力于消除数字鸿沟、促进数字包容，在珠峰、北极圈等偏远地区建设网络；在中国汶川大地震、日本海啸核泄漏、西非埃博拉疫区等重大灾难现场恢复通信；同时，积极推进绿色低碳和节能环保，帮助培养本地ICT人才，促进数字经济发展。

赛题一：后量子密码算法实现

描述及要求：

1．软硬件结合或硬件实现XMSS(RFC 8391)算法或Leighton-Micali Hash-Based Signatures(RFC 8554)算法，基于SHA2/SHA3(SHA2/SHA3二选一)；

2．Hash算法需要硬件实现；

3．工作时钟频率100M HZ以上，硬件部分需采用VHDL\VERILOG实现。

评审得分点:

1.功能正确实现；

2.满足题目要求，方案清晰，模块划分合理；

3.代码简洁，逻辑清晰，可维护性好；

4.面积合理，有对资源、吞吐率、功耗的分析；

5.有对功能验证的完备性分析；

6.有安全性验证可加分；

7.能防御常见的侧信道及故障注入攻击(如SPA、DPA、DFA)可加分。

输出要求：

1.算法模型代码及文档；（C\matlab等不限）

2.详细设计文档和逻辑代码；

3.有验证的数据和波形截图。

赛题二：防DFA/SPA/DPA的x25519/x448/ED25519/ED448算法实现

描述及要求：

1.实现x25519/x448/ED25519/ED448点乘运算的任意一种即可，高层算法不要求实现；

2.可采用软硬结合或全硬方式实现。软硬件结合实现时，采用硬件实现的运算算子个数和类型不做要求，软硬件分工自由划分；

3.要求算法能够防御DFA/SPA/DPA三种攻击方式。

评审得分点:

1.能够防御DFA/SPA/DPA（防DFA算法不能选用计算两次方式实现），并有相应的分析以及理论推导；

2.防攻击漏洞越少，得分越高；

3.需要有资源、功耗、性能评估结果；

4.有攻击验证报告更优，验证的方式不限（此项为加分项，不做统一要求）。

输出要求：

1.总体设计方案以及理论分析文档；

2.详细设计文档和逻辑代码、软件代码。

赛题三：高性能硬件实现蒙哥马利域模乘算法

描述及要求：

1.实现4096bit蒙哥马利域模乘算法；

2.乘法器可以使用*实现，乘法器位宽不做要求；

3.综合频率不低于300MHz，实现4096位宽模乘Cycle数不多于4000；

4.逻辑门不大于200KGate，RAM空间不大于24Kbit；

5.不要求在FPGA器件或ASIC器件等载体上实现，能通过综合、仿真验证即可。

评审得分点:

1.符合要求的基础上，性能越高，得分越高；

2.需要说明所设计方案的优点和亮点，有资源、功耗评估结果；

输出要求：

1.算法模型设计文档和算法模型代码（C\matlab等不限）；

2.详细设计文档和逻辑代码、软件代码；

3.算法实现合理性分析文档。

赛题四：逻辑实现带防护的SHA-3-HMAC算法

描述及要求：

1.采用Verilog实现带防护的SHA-3-HMAC算法，工作时钟频率100MHz以上，分组运算时间小于100cycle；

2.SHA-3-HMAC支持256/384/512摘要值，不同位宽摘要值可通过配置选择；

3.SHA-3-HMAC算法具有全面防御常见的侧信道（如CPA等）及错误注入（如AFA等）攻击的能力；

4.SHA-3模块的IV信号可单独配置，SHA-3模块可在模块内部自动完成Padding补位操作；

5.模块设计时需要关注模块的面积、性能和功耗。

评审得分点：

1.实现算法功能正确，满足题目要求；

2.设计方案文档描述清晰，模块功能划分合理；

3.代码简洁，可维护性好；

4.防攻击方案设计合理有效，防攻击效果越好，得分越高；

5.要求有完备的验证方案和验证用例。

输出要求：

1.算法模型代码及文档；（C\matlab等不限）

2.详细设计文档和逻辑代码；

3.输出验证用例、验证数据和波形截图。

赛题五: SHA3-HMAC的攻击模型建立以及比较

描述及要求：

1.攻击模型中至少涵盖CPA 、TA（模板攻击）、CNN，其他模型可自行添加对比；

2.从理论上分析对比各个模型的优缺点及适应性；

3.基于SHA3-HMAC算法，进行基于FPGA/ASIC等器件的攻击实验（也可使用已公开的SHA3功耗/电磁曲线），来验证理论分析的结论；

4.根据上述的攻击方式，梳理出SHA3-HMAC侧信道攻击的脆弱点。并能针对脆弱点提出相应的防御措施、方法（不要求实现，描述方法即可）。

评审得分点:

1.对比模型越多，理论分析越全面透彻，得分越高；

2.发现的脆弱点越多，得分越高；

3.攻击实验覆盖度越高，得分越多；

4.如能对带一定防护的曲线进行攻击对比，可加分。

输出要求：

1.输出攻击模型的理论分析文档及实现代码；（限C/C++/Matlab）

2.输出攻击测试数据；

3.输出薄弱点分析及测试报告。

赛题六：逻辑实现带防护的Camellia、PRESENT等算法

描述及要求：

1.采用Verilog实现Camellia、PRESENT、WHIRLPOOL、CHACHAPOLY1305、Multi2、Prince中的任意一种，工作时钟频率300MHz以上；

2.模块接口按照分组计算的方式实现，模块的接口可参考以下方式，实际实现时可根据具体实现进行增加或删减；

Input         clk,

Input         rst_n,

Input         block_input,（位宽为一个输入分组长度，例如AES为128bit分组）

Input         block_run,

Input         data_length,（位宽32bit，验证最大10MB）

Input         input_key,（位宽为输入密钥长度）

Output           block_done,

Output           block_output,（位宽为一个输出分组长度）

Output           block_busy

3.输入数据只支持以Byte为单位，不支持以bit为单位，数据大小端不做要求；

4.给出算法防御常见的侧信道及错误注入攻击（如CPA、DFA等）的防攻击设计方案；

5.不要求在FPGA器件或ASIC器件等载体上实现，能通过代码综合、仿真验证即可。

评审得分点：

1.实现算法功能正确，满足题目要求；

2.防攻击方案设计详细、清晰、合理有效，对防攻击效果进行详细分析，防攻击效果越好，得分越高；

3.代码简洁，可维护性好；

4.对于模块的面积、性能和功耗优化力度越大，得分越高；

5.有完备的验证方案和验证用例。

输出要求：

1．算法模型代码及文档；（C\matlab等不限）

2．详细设计文档和逻辑代码；

3．有验证的用例、测试数据和波形截图；

赛题七：侧信道泄露检测的理论分析及实际效果测评

描述及要求：

1.选择任意一种对称加密算法、Hmac算法或者非对称算法；

2.从理论上比较泄露检测方式（如TVLA等），说明各个泄露检测方式的优缺点；

3.在FPGA平台上进行实际测试对比，来验证理论分析的结论；

4.实现的加密算法时钟频率不限，但需包含无防护及带防护逻辑。

评审得分点：

1.理论分析越全面，得分越高；

2.在FPGA平台上检测场景越多得分越高；

3.不同泄露检测方式比对理论分析清晰，结论越合理越全面得分越高。

输出要求：

1.算法IP的设计文档、实现代码以及实验数据；

2.不同泄露检测方式的比较分析文档；

3.不同泄露检测方式的算法文档和实现代码。

赛题八：SOC安全权限隔离实现

描述及要求：

1.权限隔离是一种重要的安全防护手段。

2.实现一个SOC系统，具备三种安全级别权限的隔离能力，三种权限之间的权限大小关系自定义；

3.SOC中至少包含CPU（例如RISC-V）、总线、SRAM和一个外设接口（例如UART），能够支持三种权限。其他组件可选，不做强制要求；

4.题目中未明确要求的，不做强制要求。

评审得分点：

1.设计方案清晰，对实现方式和性能进行详细分析；

2.提供功能、性能仿真报告，每个组件功能正确；

3.正确实现三种权限之间的隔离；

4.SOC中支持隔离功能的组件越多，得分越高。

输出要求：

1.设计方案说明书；

2.RTL代码 (Verilog或者VHDL)；

3.功能、性能仿真报告。

赛题九：内存安全防护实现

描述及要求：

1.在安卓平台中，大部分的安全漏洞都是内存安全bug，要求基于任意CPU（例如RISC-V）、总线等组件实现内存防护，能够从硬件层面缓解内存bug；

2.能够缓解memory use-after-free攻击；

3.能够缓解memory overflow攻击；

4.题目中未明确要求的，不做强制要求。

评审得分点：

1.方案设计清晰，对安全性和性能开销进行详细分析；

2.通过仿真说明安全防护能力；

3.至少能够缓解memory use-after-free和memory overflow攻击，能够防御的内存攻击越多，得分越高；

4.性能开销越小得分越高；

5.面积代价合理。

输出要求：

1.安全方案设计文档；

2.RTL代码 (Verilog或者VHDL)；

3.功能、性能仿真报告。

赛题十：安全CPU设计

描述及要求：

1.基于任意开源CPU核（例如RISC-V），设计改进CPU，使单核CPU能够抵抗大多数的功耗攻击、timing 攻击、故障注入攻击等；

2.题目中未明确要求的，不做强制要求。

评审得分点：

1.方案设计清晰，对各种防护方式进行说明，对整体防护能力进行分析评估；

2.通过仿真说明其安全防护效果；

3.防护能力越全面，得分越高；

4.性能开销越小得分越高；

5.面积代价合理。

输出要求：

1.安全CPU的设计文档；

2.RTL代码 (Verilog或者VHDL)；

3.功能、性能仿真报告。

赛题十一：DDR数据安全保护模块IP设计

描述及要求：

1.基于标准加密算法设计一个加密模块IP，通过该模块IP，SOC对存入DDR的数据进行机密性、完整性和防重放性的保护；

2.数据接口支持标准的AXI 总线协议，数据位宽为128bit，参数配置接口不做要求。

评审得分点：

1.方案设计清晰，能够对存入DDR的数据进行机密性，完整性和防重放保护，对方案的安全性进行分析；

2.对数据吞吐量影响越小，读写latency越小，得分越高；

3.逻辑开销越小，得分越高。

输出要求：

1.模块IP设计方案文档；

2.RTL代码 (Verilog或者VHDL)；

3.功能、性能仿真报告以及功耗/性能/面积评估数据。

作品提交要求：

由于华为赛题的专项奖是线下评审，没有答辩环节，除按竞赛组委会要求提交PPT外，还需按华为赛题要求提供文档和代码。如果是硬件作品，需提供照片或视频，含竞赛组成员合影。

华为奖项设置：

华为公司为选作华为赛题的前15名赛队设立华为专项奖，获奖赛队可同时参评竞赛组委会设立的其它竞赛奖。

一等奖（5队），10000元/队；

二等奖（10队），5000元/队。

华为命题专家咨询邮箱：wangbo24@hisilicon.com

二、新思企业命题

新思科技(Synopsys, Inc.，纳斯达克股票市场代码：SNPS）致力于创新改变世界，在芯片到软件的众多领域，新思科技始终引领技术趋势，与全球科技公司紧密合作，共同开发人们所依赖的电子产品和软件应用。新思科技是全球排名第一的芯片自动化设计解决方案提供商，全球排名第一的芯片接口IP供应商，同时也是信息安全和软件质量的全球领导者。
  作为半导体、人工智能、汽车电子及软件安全等产业的核心技术驱动者，新思科技的技术一直深刻影响着当前全球五大新兴科技创新应用：智能汽车、物联网、人工智能、云计算和信息安全。
自1995年在中国成立新思科技以来，新思科技已在北京、上海、深圳、厦门、武汉、西安、南京、香港、澳门九大城市设立机构，员工人数超过1300人，建立了完善的技术研发和支持服务体系，秉持“加速创新、推动产业、成就客户”的理念，与产业共同发展，成为中国半导体产业快速发展的优秀伙伴和坚实支撑。新思科技携手合作伙伴共创未来，让明天更有新思！

DesignWare® ARC® 处理器 IP 组合包含经过验证的  32 位 CPU 和 DSP 内核、 子系统 以及 软件开发工具。 ARC 处理器还得到业内领先供应商（ ARC Access Program 成员）提供的一系列第三方工具、操作系统和中间件，以及  embARC Open Software Platform 提供的一个综合性的免费开源软件套件的支持。

Synopsys 还提供  ASIP Designer 工具，从而实现专用指令集处理器 (ASIP) 设计与实施的自动化。ASIP Designer 让设计人员创建自定义处理器和可编程的硬件加速器，满足专门的处理要求。

https://www.synopsys.com/zh-cn/designware-ip/processor-solutions.html

赛题一、嵌入式人工智能/AI

一、描述：

基于Synopsys ARC处理器，通过相关传感器（如麦克风、摄像头、9轴运动传感器等），采用机器学习的算法实现检测、识别等应用。例如：

1、人机交互：降噪、语音识别、声乐识别等。

2、个人健康与医疗保健：运动检测、情境识别、早期疾病预测、健康监测等。

3、工业物联网：多传感器数据融合、行为预测、声学故障检测等。

二、建议使用软硬件平台：

1、ARC EMSK ，ARC IoT DK，或其它ARC 硬件开发板。

2、embARC OSP或其它软件平台如RT-thread、Zephyr等。

3、ARC Machine Learning Inference（MLI）软件库。

赛题二、万物互联/IOT

一、描述：

基于Synopsys ARC EM低功耗处理器，以Smart Everything为主题， 针对智能家居、智慧城市、可穿戴设备、智能驾驶、智能控制等一些热门应用的相关课题进行创新性产品、服务和技术的研究与应用。可以使用ARC DSP/XY Memory对边缘端数据处理算法或运动控制算法进行加速，如运动控制可以外接电机驱动电路，实现永磁同步电机/无刷直流电机的闭环控制（转速/位置）等。

二、建议使用软硬件平台：

1、ARC EMSK，ARC IoT DK或其它ARC硬件开发板。

2、embARC OSP或其它软件平台如RT-thread、Zephyr等。

赛题三：嵌入式系统安全/Security

一、描述：

基于Synopsys ARC EM安全处理器，利用其SecureShield功能，构建一个可信执行环境（Trusted Execution Environments  - TEE）的应用。

https://embarc.org/embarc_osp/doc/build/html/lib/secureshield.html

二、建议使用软硬件平台：

1、ARC EMSK硬件开发板（使用EMSK v2.3 EM7D处理器内核）。

2、embARC OSP、Zephyr 软件平台任选其一。

软硬件平台：

1、ARC IoT Development Kit 开发板（ARC IoT DK）。

       2、ARC EM Start Kit开发板（ARC EMSK）。

       3、embARC OSP或其它开源软件平台如Zephyr、RT-thread等。

 https://embarc.org/iot.html

       4 、ARC Machine Leaning Inference （MLI）软件库

相关链接：

1. 硬件单板

https://github.com/foss-for-synopsys-dwc-arc-processors/ARC-Development-Systems-Forum/wiki/ARC-Development-Systems-Forum-Wiki-Home

2. embARC OSP软件平台

https://github.com/foss-for-synopsys-dwc-arc-processors/embarc_osp/releases

3. ARC Machine Learning Inference（MLI）软件库源码，需要使用Metaware工具链

https://github.com/foss-for-synopsys-dwc-arc-processors/embarc_mli

4. 集成MLI链接库的embARC OSP软件平台，支持GUN工具链

https://github.com/foss-for-synopsys-dwc-arc-processors/embarc_osp/tree/embarc_mli

参考资料：

1. ARC处理器内核硬件特性详细说明，可参考MetaWare软件安装目录下相关文档。

   MetaWare\arc\docs\pdf\hardware\arc_em；MetaWare\arc\docs\pdf\dsp

2. ARC硬件（如ARC EMSK，IoT DK，HSDK）已广泛支持于各物联网操作系统平台，如RT-Thread、Zephyr、FreeRTOS、uCOS、TencetOS Tiny、Alios things等，比赛中均可以使用和参考这些平台，部分参考链接如下：

RT-Thread

https://www.rt-thread.org/document/site/

https://github.com/foss-for-synopsys-dwc-arc-processors/rt-thread

Zephyr

https://github.com/foss-for-synopsys-dwc-arc-processors/zephyr

https://github.com/foss-for-synopsys-dwc-arc-processors/zephyr/tree/topic-secureshield

AliOS-Things

https://github.com/foss-for-synopsys-dwc-arc-processors/AliOS-Things/tree/topic-arc-support-pull-request

TencentOS Tiny

https://github.com/foss-for-synopsys-dwc-arc-processors/TencentOS-tiny/tree/feature/arc_support

3. 基于云的应用建议使用ESP8266 WIFI模块，以上多个平台均有相关实现。

作品提交要求：

除按竞赛组委会要求提交PPT外，还需提供：

1. 详细设计文档和软硬件代码。
2. 作品展示视频。视频时长不超过8分钟，文件大小100MB以内。
3. 所有获奖作品需要上传至embARC开源软件平台应用板块。

https://github.com/foss-for-synopsys-dwc-arc-processors/embarc_applications/tree/master/arc_design_contest

评审点：

新思奖项设置：

一等奖（2队）：8000元/队；

二等奖（3队）：5000元/队。

1. 择优给予获奖者实习生岗位机会；
2. 可推荐优秀的参赛选手及作品参加国内其他赛事，并给予技术指导；
3. 拟邀请优秀获奖者参加2020 Synopsys ARC处理器峰会，最终方案以新思科技官宣为准。

Synopsys答疑邮箱：songbo.cheng@synopsys.com（技术及作品相关），yyan@synopsys.com（赛事流程相关）。

三、日月光企业命题

日月光是全球半导体封装与测试制造服务领导公司，持续发展并提供客户包括前段工程测试、晶圆针测以及后段之半导体封装、基板设计制造、成品测试的一元化服务。我们也透过环旭电子提供完善的电子制造整体解决方案。

除广泛的封装和测试技术外，提供创新的高阶封装和系统级封装SiP解决方案，以满足日益增长的终端市场需求，如5G、智能汽车、高性能运算等。日月光提供系统级封装SiP、扇出型封装(Fan Out)、传感器封装(MEMS & Sensor)、倒装芯片封装(Flip Chip)、2.5D/3D IC和硅通孔(TSV)等先进技术，实现科技智慧美好生活。

万物互联·共创科技未来

5G 与人工智能兴起，智慧物联应用无处不在，在新冠病毒疫情影响后，智能检测与防疫需求，与新基建的智慧科技时代加速前进，利用无线及低功耗处理器之 SiP 系统级封装技术，通过相关传感器（如 9 轴运动传感器，温湿度传感器，气体传感器等），采用机器学习的算法实现检测、识别，透过蓝牙无线互联等应用，实现万物物联，掌握异质集成的发展趋势。

赛题 1：智能制造, 工业物联网：创新有效率和最佳化智慧工厂与大数据管理 

·环境侦测, 温/湿度侦测, 震动侦测。

·达成环境安全、震动分析, 降噪、自动控制、节能、预防保养的功能。

赛题 2：智慧城市/智能家居/小区/校园/机场/港口：创造安全, 健康生活, 智能社会, 智慧城市与环境 

·健康, 防疫检测, 公共卫生监测系统。 

·运动检测、情境识别、健康监测, 环保、节能监测, 安全监控。

·家居环境监测, 智慧建筑控制, 监控水灾、土石流、停车与能源控制, 空气品质, 低碳环境等。   

赛题 3：智能汽车：实现智慧出行

   ·情境环境监测、行为预测、辅助控制, 预防保养等。 

·智能停车, 智慧安全行驶。

建议使用软硬件平台： 

1. WiFi, 硅光子, 5G 网路/ AR/VR 应用。
2. IoT DK 硬件开发板, 和其他传感器开发套件(ex. Arduino, Nucleo 等)。
3. 开发软件(SDK) for GCC/Keil IDE 开发平台, 蓝牙(BLE)软件库for MESH网络互联。

参赛要求：

参赛队应项目计划书需包含：项目难点与创新、方案概述、可行性分析、人员组成与分工、开发计划等。

作品提交要求：

参赛队将完成的作品提交至大赛官网。作品形式为视频/带语音讲解的 PPT 及必要的技术文档，其中视频及 PPT 时长限制在 8 分钟内，大小不超过120M。

日月光奖项设置： 

一等奖（1队）：10000元/队；

二等奖（3队）：5000元/队。

日月光答疑邮箱：陈小姐  Vera_ch@aseglobal.com。

四、格科微企业命题

格科微电子（上海）有限公司创立于2003年，是中国领先的CMOS图像传感器芯片、DDI显示芯片设计公司，产品广泛应用于全球手机移动终端及非手机类电子产品。

格科设计、开发、销售高性能的CMOS图像传感器芯片，该芯片可采集光学图像并转换成数字图像输出信号。格科的图像传感器广泛应用于手机、智能穿戴、移动支付、平板、笔记本、监控安防摄像机以及汽车电子等产品领域。格科也设计、开发、销售DDI显示驱动芯片，该芯片可驱动显示面板将图像数据显示于屏幕上。主要应用在手机、智能穿戴及其它需要显示图像的电子设备上。

创新的研发与设计能力、不断壮大的客户群体、高效的运营以及多年的的产业链整合能力是格科的核心实力。伴随着智能手机日臻成熟的发展，消费者会不断追求更高性能的拍照及显示体验。未来十年，格科将继续为照相及显示模块提供更有创新和竞争力的整体解决方案。

格科一直重视人才培养，为切实提升集成电路人才的创新精神、创新能力和工程素养，推动集成电路领域优秀人才的培养，格科将继续支持创芯大赛。同时为激发集电学子的创新热情，格科特在本届创芯大赛中，设立格科企业命题和企业专项奖。企业命题给予有意参赛的选手们充分的准备时间，不受赛场激烈氛围干扰的自由思考空间，欢迎各位有志学子踊跃参与，勇敢创新，勇闯难关，也欢迎各位有志学子加入格科，携手创芯。

一、应用于图像传感器的ADC电路分析：

目前的图像传感器大多采用列并行ADC，single slope ADC由于面积小，功耗低，电路简单等原因而被普遍采用。如图1所示，vsignal的上升幅度amplitude代表不同亮度的信号输出；为了得出信号vsignal的幅度信息，一种做法是利用比较器CMP、斜坡信号vramp及一计数器counter，将vramp与vsignal分别输入到CMP的正负输入端，在vramp以一定斜率k上升时，counter开始计数。理想状态下当vramp上升的幅度与vsignal相等时，CMP输出信号cmpo由低到高跳变，表征比较过程截止，同时记录当前counter的数值D。利用已知的vramp斜率k及所存数值D，可以计算出vsignal的幅度。

图1. single slope ADC工作原理

图2. CMP简化电路

图3. D vs amplitude转换曲线

二、请根据上面所提供的背景知识并参考图1-3以及表1完成下面题目：

1. 当vramp以斜率k上升至与vsignal幅度相等时，由于如图2所示CMP电路存在延迟，cmpo并不会马上跳变。简化起见，假设cmp1/cmp2输出阻抗固定，反相器延迟为30ps，请计算从vramp=vsignal到cmpo跳变的延迟大小，并理论分析CMP电路的输出噪声与延迟大小的关系。
2. vramp缓慢上升可以提高vsignal比较精度，vramp快速上升可以增大所能处理的信号幅度范围。为了兼顾精度与幅度，将vramp设计为折线形式，如图1所示vramp2。理想状态下，对于幅度线性增加的vsignal输入，可以得到折线的输出D，如图3虚线所示。比较结束后将counter所存数值D简单处理，再分段乘以相应的vramp斜率就可以还原出实际的vsignal信号幅度。但是，由于CMP存在延时，vramp折点附近对应的vsignal信号转换后数值D并不分段线性，如图3实线所示（实线与虚线在折点处不重合）。请计算折点附近从vramp=vsignal到cmpo跳变的延迟大小。
3. vsignal信号的噪声满足模型,试通过设计数字电路将vsignal vs DN的转换曲线校正为线性曲线，并分析矫正后DN的噪声与矫正误差的关系。

输出要求：

1. 模拟部分的设计文档，以及所选择的ADC模块电路设计实现文档。
2. 给出非线性到线性的矫正算法和Verilog的实现代码。

奖项设置：

特等奖（2队）10000元/队；

一等奖（3队）5000元/队；

二等奖（5队）3000元/队；

纪念奖若干。

特等奖、一等奖团队主要成员，免试拿offer。

格科命题专家咨询邮箱：campus@gcoreinc.com。

五、艾为企业命题

一、赛题名称

Digital-BOOST电路开发

二、赛题背景

随着电子技术的不断发展，智能设备的功能越来越丰富，在给人们生活带来便利的同时，人们对智能设备的功耗和效率提出了较高的要求。在智能设备中对功耗需求比较多的器件大多为功率器件，同时伴随着各种DC-DC BOOST电路，如何设计提高BOOST电路的效率和灵活性是其中一个重要方面。数字BOOST以其灵活可控，调节方便，并且便于工艺迁移，而逐步普及。另外，由于数字BOOST电路面积小，尤其适合小线宽工艺，在先进工艺的产品设计中越来越受到设计者的关注。

三、描述及要求

设计开发Digital-BOOST电路，其中：

·总体要求：

• 输入电压 2.7V ~ 5.5V
• 输出电压 6V ~ 12V
• 典型效率 > 80%, （越高越好）
• 最大输出功率 > 7W
• 输出纹波 < 50mV （越低越好）
• 功率管开关频率2MHz（推荐值，设计者可以自行选择其它值）
• PSRR > 60dB @ 20Hz ~ 20KHz

·控制部分：

• 采用数字电路实现
• 输出电压
  • 可动态调整
  • 范围6V ~12V
  • 步进50mV
  • 升压时间 < 100us @ 6V~12V
• 相位裕度 > 60度
• 控制输出采用DPWM调制的方式控制驱动

·功率驱动部分：

• 采用分立元器件实现
• 采用通用板或PCB设计实现器件连接

四、软硬件开发平台

1. 数字电路部分

FPGA开发板，型号不限。

2. 模拟电路部分

功率开关器件：可以选用成熟的开关集成器件，如STS8C5H30L等；

Driver器件：可以选用CMOS driver，如EL7457等；

ADC：可以选择FPGA内置或者外置。

外部参考电路如下：

3. 软件平台

电路仿真工具：ModelSim, VCS, Spectre等；

建模工具：MATLAB等。

五、作品提交要求

1. 详细设计文档和完整代码以及电路设计文件。
2. 作品讲解及展示PPT。
3. 作品展示视频。视频时长不超过10分钟，文件大小100MB以内。

六、评审点

七、奖项设置

一等奖（1队）：10000元/队；

二等奖（2队）：5000元/队；

获奖队伍获得艾为电子公司带薪实习机会。

八、技术答疑

电子邮箱： ICIC@awinic.com ；

邮件主题：第三届创“芯”大赛-艾为杯Digital-BOOST电路开发答疑。

六、思尔芯企业命题

思尔芯(上海)信息科技有限公司（“S2C”）由资深硅谷专家团队于2004年创立，是一家十多年来一直专注于集成电路电子设计自动化（“EDA”）解决方案的高科技公司。S2C作为上海市重点EDA企业，其业务主要覆盖FPGA快速原型验证、硬件仿真器、EDA工具及仿真验证云系统，是业内领先的FPGA快速原型验证解决方案提供商。

S2C自主研发的FPGA快速原型系统与软件、EDA工具以及仿真验证云系统，架构灵活、性能优异，已广泛应用于人工智能、物联网、高性能计算、图形图像处理、数据存储、智能汽车、教育及医疗等领域。目前在全球范围内拥有超过400家客户，其中很多客户为全球知名企业。

国内知名的半导体企业国微控股有限公司是S2C的最大股东，2019年12月S2C通过引入外部投资人的方式完成了约3.1亿元人民币的融资，其中上海临港智兆基金领投1.5亿元人民币，投后持有S2C 24.6%的股权。

目前S2C在上海、深圳、北京、成都、杭州、新竹、东京、首尔和圣何塞均设立分支机构或办事处，建立了完善的技术研发与支持服务体系。S2C始终保持合作共赢的态度，积极与行业伙伴及客户紧密合作。未来S2C将持续发挥自身优势、结合国内外客户需求，加速产品设计与创新，为中国乃至全球集成电路产业的快速健康发展持续贡献力量。

赛题一：一种低延时的时分复用系统的逻辑实现

• 描述及要求

基于Xilinx Kintex Ultrascale FPGA构建一种低延时的时分复用系统。

1. 采用Verilog或VHDL实现一种FPGA之间的数据传输时分复用系统。
2. 关注数据发送到数据恢复之间的cycle延时，需要保证数据在下一个时钟采样沿可以恢复。
3. 支持检错编码。
4. 用于时分复用传输的速度峰值为1.25Gbps。
5. 不要求在硬件中实现，但需要提供仿真模型、FPGA综合和布局布线之后的面积和性能报告。

• 评审得分点

1. 系统设计正确，设计文档详细，模块和结构划分清晰、数据分析合理有据。
2. 数据发送到数据恢复之间的开销越少，得分越高
3. 面积越小，工作频率越高，性能越高，得分越高。
4. 支持的时分复用比越高，得分越高。
5. 系统灵活可配，参数化（通过参数可以支持不同时分复用比，同一设计的不同接口可以支持多种时分复用比）是一个加分项。
6. 添加纠错编码是一个加分项，编码的纠错越高、延时越低，得分越高。
7. 支持多个时钟域信号的混合传输是一个加分项。

• 输出要求

1. 详细设计文档和RTL代码。
2. FPGA综合和布局布线之后的面积和性能报告。
3. 有验证的数据和仿真波形及分析。

赛题二：批量JPEG/MJPEG解码方案的逻辑实现

• 描述及要求

基于Xilinx Kintex Ultrascale FPGA来实现一种批量JPEG/MJPEG解码方案。

用RTL实现不同分辨率的批量JPEG/MJPEG的解码方案IP设计。支持的解码图像分辨率不低于2K。解码的帧率不低于24fps。

• 评审得分点

1. 功能正确实现且具有完备的功能验证。
2. 设计文档详细清晰，模块和结构划分清晰、合理。
3. 面积合理，有对资源、吞吐率、功耗的分析。
4. 系统延迟越低，解码效率越高得分越高。
5. 支持的图片解码的分辨率以及帧率越高得分越高。
6. 编解码器同时集成作为加分项。

• 输出要求

1. 算法模型代码及文档（C/Matlab等不限）。
2. 详细设计文档和RTL代码。
3. FPGA综合和布局布线之后的面积和性能报告。
4. 有验证的数据和仿真波形及分析。

赛题三：使用DDR4 Memory模拟多端口SRAM读写访问的Memory Modeling的逻辑实现

• 描述及要求

基于Xilinx Kintex Ultrascale FPGA来实现用DDR4 Memory来模拟多端口同步SRAM及异步SRAM的读写访问。

• 评审得分点

1. 功能正确实现且具有完备的功能验证。
2. 设计文档详细清晰，模块和结构划分清晰、合理。
3. 支持不少于4个读端口及4个写端口，实现读写端口数量越多得分越高。
4. SRAM读写访问的延迟越低，时钟频率越高，得分越高。
5. 实现模拟DDR1 Memory的读写访问作为加分项。
6. 实现模拟DDR2 Memory的读写访问作为加分项。

• 输出要求

1. 详细设计文档、RTL代码及FPGA工程。
2. FPGA综合及布局布线之后的面积和性能报告。
3. 有验证的数据和仿真波形及分析。

赛题四：DDR4 PHY子系统的FPGA实现及验证

• 描述及要求

DDR控制器作为现在SOC中重要的组成部分，在FPGA上验证已成为软件验证的重要组成部分。请基于Xilinx Kintex Ultrascale FPGA构建一个兼容DFI4.0规范的DDR4 PHY子系统，并完成其仿真验证。支持标准72bit ECC内存条，支持单/双Rank，内存工作频率需在50Mhz~100Mhz之间。子系统中如需用到CPU控制，建议采用开源的轻量级RISC-V处理器。子系统需搭配简易的DDR控制器完成FPGA工程的综合和实现。

• 评审得分点

1. 功能正确实现且具有完备的功能验证。
2. 设计文档详细清晰，模块和结构划分清晰、合理。
3. 代码简洁，逻辑清晰，可维护性好。
4. 仿真验证覆盖率越高，得分越高。
5. DDR4 PHY子系统对Xilinx IP依赖性越低，得分越高

• 输出要求

1. 详细设计文档、RTL代码及FPGA工程。
2. FPGA综合及布局布线之后的面积和性能报告。
3. 50M频率下FPGA比特流生成。
4. 有验证的数据和仿真波形及分析。

奖项设置

一等奖（2队）：10000元；

二等奖（4队）：5000元；

一等奖、二等奖团队主要成员，免试拿Offer。

S2C答疑邮箱

S2C命题专家咨询邮箱：cpicic@s2cinc.com ；

邮件主题：第三届创“芯”大赛 – S2C赛题答疑。

（微信扫描“创芯大赛秘书处”获取各企业命题答疑交流群二维码；更多大赛相关咨询，请关注“大赛微信公众号”）