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“华为杯”第二届中国研究生创“芯”大赛——华为企业命题
发布时间：2019-04-19
来源：中国研究生创“芯”大赛
阅读次数：8898
赛题一：具有动态补偿及快速响应的片上LDO设计
描述及要求：
1.完成一个典型模块的物理设计（载体不限，如CPU,GPU，编解码器等），并给出PPA报告
2.完成该模块的PI分析，并分析产生电压跌落的原因
3.针对该模块的PI问题，设计一个片上LDO
4.给出LDO对该模块PI问题的动态补偿效果及响应曲线
评审得分点:
1.关键性能指标PPA，相同面积下频率越高，功耗越小越好；相同频率下，功耗越低，面积越小越好；
2.LDO具有动态响应及快速相应特性
3.LDO的补偿效果越大越好。
输出要求：
1.GDS，SDC，物理设计报告
2.LDO电路设计文档和电路设计文件
3.PI分析报告及LDO补偿效果分析报告
赛题二：四路并行LTE 基4 turbo交织器设计
描述及要求：
1.基于3GPP 36.212协议的turbo交织地址计算公式：PI(i) = （f1 * i + f2 * i^2）mod K；其中i = 0,1,2…K-1；f1,f2可参考3GPP 36.212协议表5.1.3-3，其中f1为奇数，f2为偶数；K为turbo码块长度，K mod 32=0且1024 <= K <= 6144；
2.设计逻辑电路，并行输出PI(2n)，PI(2n+1)，PI(2n+K/4)， PI(2n+K/4+1)，PI(2n+K/2)， PI(2n+K/2+1)，PI(2n+3K/4)/，PI(2n+3K/4+1)等8组序列；其中n = 0,1,2…(K/8-1)；
3.8组序列并行输出，每组序列每个时钟周期输出一个交织地址，即每个时钟周期输出8个交织地址；
4.工作时钟频率可达到500MHz；
评审得分点：
1.复杂度最低，加减法即可实现，避免出现乘法或除法；
2.时钟收敛频率越高，逻辑面积越小，得分越高；
3.设计中能体现低功耗设计思想，则将作为加分项；
输出：
1.详细设计文档及RTL编码；
2.搭建testbench，仿真通过并输出仿真报告；
3.输出综合面积及timing报告；
赛题三：基于AMBA总线的CRC运算核 IP设计
描述及要求：
1.IP配置接口为AHB3.0协议的32位ahb_slv接口。外部可通过此接口访问内部配置／状态寄存器。需要支持single，incr 1/4/8/16等burst类型。IP数据接口为AHB3.0协议的32位ahb_mst接口。运算核可通过此接口与外部memory进行数据读写交互。需要支持single，incr 1/4/8/16等burst类型。(若可实现AXI3.0接口则更佳)
２.对数据进行CRC运算，输出原始数据和CRC码。对数据及CRC码进行数据完整性校验，输出校验结果。需要支持CRC-8，CRC-12，CRC16，CRC-CCITT。
需要支持通过配置内部寄存器实现IP软复位。
3.基本流程：软件将待运算/校验的数据填入外部指定地址 (源端地址)， 然后将源端地址，数据长度，crc模式和工作模式(运算/校验)配置至IP内部相关寄存器。同时，将目的端的地址配置至IP内部相关寄存器。运算核通过mst总线接口，从源端地址中读回数据，进行CRC运算/校验
4.CRC运算模式：将CRC运算结果附到原始数据末尾，输出至目的端。CRC校验模式：将CRC校验结果输出到状态寄存器，同时上报供软件查询结果的中断。
5.总线时钟频率为200MHz。CRC工作时钟频率为500MHz。内部异步处理方案自行设计。原始数据长度范围为1~65535byte. 如设计成数据流的处理形式，则需要考虑反压场景。需考虑内部自动关闭时钟门控等低功耗设计。
6.除4中提到的中断外，其余中断自行设计。以实现场景完备且无冗余为原则。所有中断需支持中断状态查询，支持mask并支持写清。 所有中断共用1bit输出接口。
评审得分点：
1.所有功能正确实现。
2.代码简洁，逻辑清晰，可维护行好。
3.逻辑开销越小且IP性能越高得分越高。
4.低功耗设计越优得分越高。
输出要求：
1.IP设计方案文档
2.RTL代码 (verilog)
3.testbench激励及验证环境代码
4.验证报告。
附录：IP接口
赛题四：采用软硬件结合的方式实现paring算法(要求防DFA\SPA\DPA)。
描述及要求：
1.基于BN256\BN254曲线。曲线参数不限。
2.paring需要的模乘、模加等底层基本运算使用硬件实现。其他高层算法可采用软件实现，实现方式不做要求。具备防护DFA\SPA\DPA\（二阶）攻击的能力。
3.paring性能至少可以达到100次/S（对应时钟频率为300MHz，其他时钟频率其它密钥位宽可等比例折算）。
评审得分点:
1.防攻击能力越强越全面，没有任何防护漏洞。得分越高。
2.性能越高，得分越高。
3.面积和功耗合理。
输出要求：
1.算法模型文档和算法模型代码（C\matlab等不限）。
2.详细设计文档和逻辑代码、软件代码。
赛题五：逻辑实现SHA-3、KASUMI等算法
描述及要求：
1.逻辑实现SHA-3、KASUMI、SNOW3G 、SM1，RIPEMD，MULTI2、CSA2、CSA3、PUF中的任意一种。
2.逻辑实现高性能SHA256\SM3（任选一种,运算时间小于64 CLK）。
3.逻辑实现带防攻击的SHA256\SHA512\SM3。（任选一种，可以防护SPA\一阶DPA）
4.满足以上1,2,3点的任意一个即可。
5.工作时钟频率100M HZ以上。采用VHDL\VERILOG实现。
6.对于HASH外的分组密码需要支持ECB,CBC。
评审得分点:
1. 功能正确实现。
2. 满足题目要求，方案清晰，模块划分合理。
3.代码简洁，逻辑清晰，可维护性好。
4.面积合理，有对资源、吞吐率、功耗的分析。
5.有对功能验证的完备性分析。
输出要求：
1.算法模型代码及文档。（C\matlab等不限）。
2.详细设计文档和逻辑代码。
3.有验证的数据和波形截图。
赛题六：逻辑实现256bit大位宽算术乘法器
描述及要求：
1.底层乘法器使用64*64\32*32\32*128\32*64乘法器中的一种或两种，底层乘法器最多只能使用两个。底层乘法器实现不做要求，可直接调用design ware。
2.256bit乘法器输入到输出之间时间间隔为4-5个cycles；
3.综合频率能够达到150MHz；
评审得分点:
1.方案清晰。
2.代码质量高。
3.资源和性能的平衡比较合理。
输出要求：
1.详细设计文档和逻辑代码。
2.资源和性能的分析评估结果。
赛题七：软硬件结合或者全硬实现ECC curve25519/curve448
描述及要求：
1.可只实现点乘运算，其它高层算法不要求。
2.模乘、模加等基本运算使用硬件实现。其他高层算法可采用软件实现，不强制要求。
3.曲线参数和输入值可配；
4.综合频率能够达到150MHz；
5.curve25519点乘性能在300MHz频率下，性能平均能够达到1000次每秒（其它时钟频率可换算到300MHZ）；
6.curve448点乘性能在300MHz频率下，性能平均能够达到300次每秒；（其它时钟频率可换算到300MHZ）；
评审得分点:
1.资源、功耗合理。
2.性能越高，得分越高。
3.有资源、功耗评估结果。
输出要求：
1.算法模型设计文档和算法模型代码（C\matlab等不限）。
2.详细设计文档和逻辑代码、软件代码。
赛题八: 真随机数发生器实现
描述及要求：
1.熵源类型不限，熵值满足0.997要求；
2.后处理算法随机性能好，能够满足SP800-22测试要求，其中SP800-22测试数据量要求：单组10^6*1073 bit随机数，测试组数不低于30组；
3.后处理算法对输入/输出数据压缩率为1；
评审得分点:
1.熵源熵值高，满足0.997的要求；
2.后处理的随机性能高，30组数据的SP800-22测试率通过高；
输出要求：
1.算法设计文档，算法代码以及SP800-22测试数据文档；
2.详细设计文档和逻辑代码，或软件代码。
赛题九: 软件实现真随机数AIS31测试
描述及要求：
1. 针对AIS31 T0-T8测试项，开发一套开源的测试项软件代码（C语言等），测试项的参数可配置；
2. 软件运行速度快；
评审得分点:
1、测试项代码与AIS31测试项结果一致，而且参数可配置；
2、软件效率较高，运行速度快；
输出要求：
1.AIS31测试项分析文档；
2.测试项软件代码以及对应说明文档；
赛题十：建立 IR-DROP评估流程
描述及要求：
1.深入分析深亚微米芯片中GPU\CPU\编解码器等任一 一种高频率、高密度运算模块产生IR-DROP过高的原因，分别从RTL代码级、前端设计以及物理实现等阶段进行分析（特别是在RLT代码阶段）。
2.建立深亚微米SOC电路的静态与动态IR-DROP评估流程。
3.详细分析IR-DROP评估流程中的每个输入参数对评估结果的影响，IR-DROP评估结果应与实测接近。
4.提出降低IR-DROP的优化方法。
评审得分点:
1.能够深入分析IR-DROP评估结果，从RTL代码、前端、后端物理实现等各个方面提出降低芯片IR-DROP的有效措施，特别是在RTL阶段提出有效降低措施或建议；
2.能够建立完整的芯片IR-DROP评估流程；
3.能够详细分析评估流程中每个输入参数对IR-DROP评估的影响，选择合适的参数，评估结果与实测一致；
输出要求：
1.IR-DROP的分析、评估流程文档以及脚本等文件；
2.降低IR-DROP的有效措施；
赛题十一：逻辑实现AES\DES\SM4\SM1加解密算法的SPA和DPA防攻击设计
描述及要求：
1.逻辑实现一个安全参数可配的AES\DES\SM4\SM1加解密算法设计（选择任意一个即可）。具备防止各种已知SPA\DPA\DFA（二阶或者高阶）攻击的能力。支持ECB\CBC\CTR模式。
2.理论分析SPA\DPA（二阶或者高阶）攻击对AES\DES\SM4\SM1（加入防攻击功能）的理论破解时间。
3.时钟频率不限，资源和功耗不能过大。可采用全硬件实现，也可采用软硬件结合。
评审得分点:
1.AES\DES\SM4\SM1具备防止各种已知SPA\DPA（一阶和二阶）攻击的能力，没有任何防护漏洞。
2.SPA\DPA防攻击理论清晰，理论破解时间越长得分越高，或者有实际的FPGA测试分析数据。
3.安全性参数可配置，通过参数配置可以切换到无防护、具备一阶防护能力或者二阶防护能力。参数配置约简洁越好。
输出要求：
1.算法模型的设计文档和代码（C\matlab等不限）。
2.详细设计文档和逻辑代码，或软件代码。
赛题十二：全双工PHY设计
描述及要求：
一个信道仅含一对双绞线，双绞线为差分输入/输出的传输线，可视为一个差分二端口网络，或单端的四端口网络。TwistedPair_line.s4p是针对这个信道的四端口S参数文件（1,3口为一对差分信号；2,4口为另一对），内含详细的Insertion loss/Return loss信息，可用来仿真。其Insertion loss/Return loss图像如下 ，
现在要求设计一个双向收发机系统芯片，在这个双绞线信道上完成全双工的通信（即收发在时间维度上可以同时进行），且可同时达到双向10Gbps的速率要求，要求接收侧误码率BER<10-15。除了上述信道特征外，整体电气环境的噪底为-130dBm/Hz。该芯片是一个数模混合芯片（例如，一个全双工的PAM4编码传输系统），请根据系统要求规划该芯片的数字-模拟结构，并设计模拟部分方案，要求，
按上述系统要求和约束定义模拟部分的指标，输出模拟部分的方案（要求给出详细框图，各子模块的指标，子模块间的连接关系；以及整体模拟部分和子模块的工作原理描述），并能证明该方案的有效性（例如用系统仿真的方法等）。
选择模拟部分中至少一个关键子模块，进行电路实现，建议按下述列表选择子模块
接收部分的ADC模块（如果方案中使用）
接收部分的整个模拟通道（如果方案中使用ADC，即为除ADC外的RX Analog Front End部分；如果不使用ADC，则为完整的RX AFE。不必包含时钟环路部分）
Transmitter模块，要求差分输出1Vp-p，有效频段上的SFDR>43dB，输出PSD在5G以内频段符合如下模板定义的上下界要求。
TwistedPair_line.s4p文件内容链接: https://pan.baidu.com/s/1an-tSVjJQZV3fnuZf6VyOw 提取码: 5ip4
评审得分点:
1.所采用的系统方案，要求能根据题目要求的信道特征、噪声约束，达到所需要的全双工速率要求和BER要求，要能够明确证明。
2.模拟部分的指标定义和模块划分，能够根据系统指标、系统中数字部分的要求合理进行。
3.模拟各子模块的工作原理，指标定义，需要有明确的描述和分解。
4.电路和仿真数据库完整；仿真结果分析清晰。
5.模拟方案部分的评分，以系统指标达成度、整体方案成本为关键因素；系统指标达成冗余度高、整体设计成本低为优。
6.电路实现部分，可以按FOM值进行评选（性能/功耗/成本），FOM值大者为优。
输出要求：
1.模拟部分的设计文档，以及所选择的具体模拟子模块电路设计实现文档。
2.该方案在系统级有效性的论证文档或有效性验证代码。
3.所选子模块电路的schematics数据库，以及testbench/testcase数据库；前仿真结果报告，要求列出case list，以及针对仿真结果的分析。
作品提交要求：
由于华为赛题的专项奖是线下评审，没有答辩环节，除按竞赛组委会要求提交PPT外，还需按华为赛题要求提供文档和代码。如果是硬件作品，需提供照片或视频，含竞赛组成员合影。
华为专项奖设置：
华为公司为选作华为赛题的前15名赛队设立华为专项奖，获奖赛队可同时参评竞赛组委会设立的其它竞赛奖。
华为专项奖一等奖5队，每队奖金1万元，
华为专项奖二等奖10队，每队奖金0.5万元。
华为命题专家咨询邮箱：wangbo24@hisilicon.com
