关于格科微电子
格科微电子（上海）有限公司创立于2003年，是中国领先的CMOS图像传感器芯片、DDI显示芯片设计公司，产品广泛应用于全球手机移动终端及非手机类电子产品。
格科微设计、开发、销售高性能的CMOS图像传感器芯片，该芯片可采集光学图像并转换成数字图像输出信号。格科微的图像传感器广泛应用于手机、智能穿戴、移动支付、平板、笔记本、摄像机以及汽车电子等产品领域。格科微也设计、开发、销售DDI显示驱动芯片，该芯片可驱动显示面板将图像数据显示于屏幕上，其主要应用领域为手机、智能穿戴及其它需要显示图像的电子设备。
创新的研发与设计能力、不断壮大的客户群体、高效的运营以及多年的产业链整合能力是格科微电子的核心实力。伴随着智能手机日臻成熟的发展，消费者会不断追求更高性能的拍照及显示体验。未来十年，格科微将继续为照相及显示模块提供更有创新和竞争力的整体解决方案。
格科微电子企业命题专项奖
格科微电子企业命题专项奖专门用于奖励选择格科微企业命题的赛队，由企业专家评出。格科微电子企业命题专项奖是初赛奖，入围决赛的参赛队伍继续参加大赛决赛奖项评比，与初赛奖项互不冲突。
格科微电子企业命题奖项设置
格科微电子企业命题一等奖2支队伍，每队奖金 1 万元；
格科微电子企业命题二等奖5支队伍，每队奖金 5 千元。
格科微-创芯大赛人才政策
格科微电子（上海）有限公司希望从创芯大赛获奖学生中挖掘人才，并在招聘中提供快速通道。参加创芯大赛的获奖学生，投递芯片类岗位：1. 获全国二等奖三等奖学生，可以免笔试；2. 获一等奖及以上学生，可直接进入综合面试；3. 格科专项奖等级等同全国奖对应等级待遇。
赛题一：高PSRR低噪声快速稳定RAMP设计
课题背景：
当今消费电子市场中，CMOS图像传感器被广泛应用与手机、安防与车载的摄像与视频录制中。其中像素单元完成光信号到电信号的转化，电信号经过ADC量化成数字信号后在数字域进行图像的一系列去噪算法处理。SSADC(Single Slope ADC)因其结构简单、面积小、易于复制等优势十分适合于CIS的列内并行模数转换。在SSADC中，斜坡产生电路作为比较的参考电压，它的性能优劣对整个图像的read noise和row noise性能至关重要。为此，本赛题希望用CMOS工艺实现一个高PSRR低噪声的斜坡产生电路，完成原理图的搭建、前仿真、版图绘制和后仿真工作，并完成设计报告的撰写以及相关设计心得。
课题内容及要求：
①PVT 全corner下斜坡稳定后的斜率变化<5%(不允许每个corner单独trim)；②INL<2LSB(无需MC仿真)；③DNL<0.03LSB(无需MC仿真)；④ PSRR@斜坡中间点(△V=0.5V)低频:<-75dB 中频1MHz:<-50dB；⑤功耗<5mA；⑥Noise@斜坡中间点(△V=0.5V)<80uV（噪声频段1Hz~1GHz）；⑦面积<200000um2；⑧输出斜率达到稳定(斜率误差小于1‰)的时间<50ns。
注：1LSB=500uV，除①外其它指标仅需TT corner以及默认斜率下满足即可。
评审得分点：
（1）调研各种电路架构，给出选定架构的理由（10分）。
（2）完成电路及前仿真，满足课题内容要求(1)的斜率和斜率倍数得10分；满足课题内容要求(2)的斜坡起始结束控制得5分；完成版图及后仿真，后仿真斜率功能无误得10分。
（3）各项性能指标是否满足（55分），其中满足PSRR④、noise⑥、稳定时间⑧的每项指标各得10分，满足其它项指标各得5分；如不满足指标要求，但能够分析不满足的原因，并提出合理的改善方案也可酌情加分。
（4）设计是否具有创新点（10分）。
在满足各项指标要求下，面积越小功耗越低视为更优的设计。
课题目标：
1. 能够分析出课题主要设计要点，完成从前期调研到后期的后仿验证全部过程，完成设计报告，报告中包含所有课题内容；
2. 设计结果必须功能正确，最好能够与实验室固有研究课题相结合，使面积、功耗以及速度性能综合评分能够与调研结果可比；
3. 能够针对设计中遇到的问题，合作思考解决，设计中有一定的设计创新之处。
评题输出：
赛题二：片上高速环振锁相环设计与实现
课题背景：
锁相环(PLL)是一种反馈控制电路，其工作特点是利用外部输入的参考信号控制环路内部振荡信号的频率和相位，在通信系统、数据存储、数据传输等应用中都是必不可少的电路模块。根据其振荡器的类型，锁相环可以分为环形振荡器PLL和LC振荡器PLL。由于两种锁相环的结构和性能差异，环振PLL常被用于较低频率的信号处理和传输，而LC PLL则常被用于较高频率的射频通信中，经验上认为环振PLL在较高频率时其噪声性能会越来越差。在图像传感器芯片应用中，考虑到工作频率、设计工艺、功耗和面积等因素，通常都是选择环振PLL。然而随着高像素产品不断升级，对芯片中PLL的工作频率和抖动要求都是越来越高，因此，设计高性能的片上高速环振锁相环成为产品应用升级中必须要解决的难题。
课题内容及要求：
1. 完成一个完整的环振PLL电路原理图和版图设计，要求PVT后仿真输出频率范围覆盖2.5GHz~4.5GHz（TT/FF/SS，-40~85℃，VDD±10%）;
2. 使用特征尺寸≤65nm的工艺设计，若采用先进工艺，面积和功耗等指标要求会酌情提高；
3. 架构不限，可以是纯模拟，纯数字或者数模混合电路；
4. 限制输入参考频率≤24MHz；
5. 设计锁定检测电路，锁定状态下输出逻辑高电平；
6. 输出时钟4.5GHz正常锁定，且锁定时间满足要求；
7. 给出PLL工作在4.5GHz时的抖动或者相位噪声分析和仿真结果，提出并应用可行的相位噪声（抖动）优化方案；
8. 给出PLL电源叠加1MHz Vp-p=5%VDD 正弦波噪声下的输出时钟眼图，分析和仿真电源噪声对PLL抖动的影响，提出并应用可行的电源噪声抑制方案（如采用多个电源，需给出每个电源单独叠加噪声的后仿结果）；
9. 给出后仿功耗拆分结果。
评审得分点：
1. 完整的PLL设计报告（共40分），包括电路（10分）和版图（10分）的设计、建模和分析过程（10分）、仿真结果（10分）等；
2. PVT下后仿频率覆盖范围达到要求；（10分）
3. 后仿锁定时间<5us@4.5GHz；（10分）
4. 版图面积不超过0.06mm2；（10分）
5. 后仿功耗不超过10mW @4.5GHz；（10分）
6. 后仿RMS积分抖动不超过3ps @4.5GHz，积分区间10k~100MHz；（10分）
7. 电源叠加1MHz Vp-p=5%VDD 正弦波噪声时后仿确定性抖动峰峰值不超过80ps@4.5GHz。（10分）
注：以上得分点满足指标得满分（如受益于先进工艺则指标要求酌情提高），如不满足指标视情况得部分分数。
课题目标：
1. 能够分析出课题主要设计要点，完成从前期调研到后期的后仿验证全部过程，完成设计报告，报告中包含所有课题内容；
2. 设计结果必须功能正确，可以与实验室固有研究课题相结合，使面积、功耗以及噪声性能综合评分能够与调研结果可比；
3. 能够针对设计中遇到的问题，合作思考解决，设计中有一定的设计创新之处；
4. 不局限于典型的基于电荷泵的Ⅱ型PLL架构，可以自由发挥，符合课题内容及要求即可。
评题输出：
1. 完整的设计报告，包括调研和建模分析过程、原理图、版图截图、功能和性能仿真结果等。如果有数字模块，需要附上数字代码。
2. 设计中的难点解决与团队合作过程心得小结。
赛题三：低功耗低失调源极驱动电路设计
课题背景：
源极驱动器(source driver)或者列驱动器(column driver)是Display Driver IC(DDIC)中重要的组成部分，其作用是将输入的数字信号转化为显示面板所需要的电压信号，可以将其等效为DAC+Buffer。一方面随着移动设备显示屏分辨率的提升，源极驱动器往往需要集成上千个通道，单个通道的面积、功耗对整个DDIC的面积、功耗影响很大；另一方面，消费者对高刷新帧率的追求也使得源极驱动电路需要更强的驱动能力；并且随着屏幕画质要求的提高，对源极驱动器输出电压的精度也提出了更高的要求，这需要更高分辨率的DAC和更低的Buffer失调。因此，如何在不牺牲面积、功耗的情况下，提高源极驱动电路的分辨率、精度以及速度成为一项亟需解决的电路设计难题。
课题内容及要求：
1. 基于65nm及以下CMOS工艺，完成uA级源极驱动电路设计和版图设计；需要给出所有工艺角(TT SS FF SF FS)、温度-40 ~ 85、标称电源电压±10%范围内的仿真结果；
2. DAC电路的分辨为11bit，输入为11位低压（VDD<=1.2V）数字信号，输入基准电压=5V或1.2V，输出0.2V-5V模拟电压，即1LSB=2.3mV。
3. 失调消除前offset<10mV，失调消除后offset < 1mV(3sigma)，失调消除技术不局限于chop;
4. 负载为RC串联接地，其中R=10kohm，C=40pF，输出电容上的电压从0.2V-5V-0.2V跳变时，上升时间Tr（1%-99%）和下降时间Tf（99%-1%）均<1us。
5. 整个单元电路版图面积<2500um^2(会根据实际使用工艺酌情提高/放宽该要求)，版图X方向pitch<=20um，静态功耗<2uA（不包含基准消耗功耗）；
评审得分点：
1. 完成课题内容及要求1得30分；
2. 完成课题内容及要求2得10分；
3. 完成课题内容及要求3得分10分；
4. 完成课题内容及要求4得分10分；
5. 完成课题内容及要求5得分10分；
6. 同时完成1,2,3,4,5指标前提下，功耗最低+5分，面积最优+5分；
7. 架构创新+10分，电路创新+10分，总分100分。
课题目标：
1.检索文献，对比实现驱动单元电路的架构优劣（架构不局限于：电平转换器(level shifter)+中压DAC+中压Buffer / 低压DAC+中压Buffer）
2.理论分析出达成课题指标的关键因素；
3.搭建电路，仿真迭代电路各项指标，并与分析计算值对比。
4.绘制完整版图，进行后仿真，并与前仿指标进行对比；
评题输出：
1.完整的设计报告，包括电路图截图、版图截图、详细理论分析、计算结果、仿真截图、计算值仿真值对比表。
2.各工艺角下的管子工作状态(包含VGS/VDS/VTH/饱和/线性/亚阈值区等信息)的文档。
赛题四：图像坏点和PDAF相位对焦像素的去除
课题背景：
随着相机技术的发展，PDAF相位对焦技术逐渐成为高端CMOS传感器的标配，通过在感光元件上预留一些规律性对称的像素点进行相位差检测。同时，图像传感器中由于制造工艺、高温环境等影响形成随机存在的坏点（bad pixel、dead pixel），这些坏点和PDAF像素点需要在最终显示前去除并修复。
本课题选取的数据源为bayer域实拍raw图，PDAF像素选用工艺成熟的覆盖率为6%的1X2阵列，随机撒入200ppm（pixels per million）的随机坏点。请参赛同学设计一套处理算法，去除已知位置信息的PDAF像素和未知位置信息的随机坏点，并修复成合理的数值。
课题内容及要求：
1.（软件任务）完成一套基于传统CV作用于单帧图像的坏点及PDAF点去除算法，要求成功去除PDAF像素和随机坏点，且替换值合理，不出现吃边、PD残留等图像效应；
2.（附加任务）在完成基础软件任务的条件下，将设计出的软件模型用数字集成电路实现，完成Verilog代码的编写、前仿、综合，评估时序与面积。
说明：
1. 算法输入为课题提供的不同场景raw图，包括PDAF阵列的位置信息；输出为经算法处理后的raw图。raw图附件下载链接（腾讯微云）：https://share.weiyun.com/JYKgUcsP
2. 算法不能调用算法过程不明确的模块或函数；
3. 软件算法实现的编程语言为C、C++、Matlab或Python；
4. 硬件算法实现的编程语言为Verilog；
评审得分点：
1.坏点辨识成功率高、误判率低（正常pixel维持原值）：总分25分；
辨识成功率高于99%且误判率低于10ppm得25分；辨识成功率低于90%或误判率高于100ppm得0分；
2.坏点修复适配度高：总分15分；
坏点修复后图像经过后续插值算法后无断线吃点、无边界彩点等不良效应得15分；修复后图像边界伪彩、细节断线较严重得0分；
3.PDAF点修复适配度高：总分20分；
PDAF修复后无边缘锯齿、分辨率断线、边缘伪彩等不良效应得20分；修复后图像不良效应严重得0分；
4.硬件消耗小，功耗低，面积小：20分；
硬件滑动窗口在五列，即除数据行之外存储linebuffer为四行内，逻辑复杂度最小得20分；硬件滑动窗口、逻辑消耗越大得分越低；
5.算法创新性，硬件架构创新性，10分；
6.算法可调节性，可移植性，10分；
总分100分。
课题目标：
1. 完成从算法调研到算法实现及验证的全部过程，完成算法描述文档；
2. 能够针对课题中遇到的问题，合作思考解决，算法有一定的创新之处；
评题输出：
1. 算法相关的原始代码及详细的算法描述文档；
2. 算法仿真结果（图片、相关数据指标等）；
3. 设计中的问题解决与团队合作过程的心得小结；
赛题五：伪随机噪声图像生成
课题背景：
信息安全：伪随机噪声可嵌入图像实现信息加密或数字水印，通过噪声的不可预测性增强抗破解能力。
图像生成与增强：在生成对抗网络（GAN）中，噪声作为输入可驱动模型生成多样化图像；传统方法则利用高斯白噪声模拟真实场景的随机性，但存在模式崩塌、收敛困难等问题。
真伪鉴别：基于背景噪声盲估计的图像鉴别技术依赖噪声特征的稳定性，伪随机噪声的可控性可优化此类模型的鲁棒性
课题内容及要求：
根据行列计数器，每拍生成一个6bit的伪随机数。最终生成一幅伪随机噪声的图像，图像的尺寸可以配置，图像尺寸涵盖2M到50M图像的尺寸。
评审得分点：
1、verilog代码可读性，可综合。30分
2、综合面积和时序。30分
3、单帧噪声图像数据的自相关性和噪声分布均匀，自相关性越低，分布越对称，得分越高。20分
4、单帧噪声图像数据每个32X32的block均值为0，越接近得分越高。20分
课题目标：
1、噪声图像帧与帧之间可重复，或者不重复，可配置。
2、单帧图像数据无明显pattern，相关性弱。
评题输出：
1、verilog代码。
2、伪随机算法的软件代码。
3、算法和代码的设计说明文档
