行芯赛题专项奖设置行芯赛题专项奖专门用于奖励选择行芯赛题的获奖赛队。行芯企业命题专项奖是初赛奖，参赛赛队可同时参加大其他大赛奖项的评审和获奖。一等奖1队，每队奖金1万元二等奖3队，每队奖金0.5万元答疑邮箱Campus@phlexing.com赛题文档下载链接https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=65ac124f8b4e4e11bba37c5f3066c696赛题：集成电路温度仿真与预测算法设计概述随着集成电路制造工艺与封装技术的演进，芯片的发热问题逐渐成为系统设计的主要瓶颈之一。目前的量产高性能芯片大都会引入片上热传感器，并基于其反馈的数据进行动态调控避免过热。在产业界对先进制程，先进封装(如3DIC，Chiplet)，以及高算力(如AI)的需求不断增加的大背景下，发热会成为更加严峻的挑战，于是更高效的热管理手段就显得格外重要。PhyBolt是杭州行芯科技自主研发的一款集成电路功耗-热集成仿真工具。其Thermal组件支持对先进封装芯片进行快速且准确的热仿真。请以PhyBoltThermal工具的仿真数据为基础，使用任意自选方法(如线性回归，多项式回归，机器学习等)设计一个算法，用于实时预测芯片的温度。Case说明封装截面示意图处理器分布示意图-2DFCBGA封装-die面积12mmx8mm-芯片内有54个大小一致的处理器模块，每个模块的功耗范围在0.1W–0.6W范围内随机变化-每个处理器模块正中心位置摆放一个热传感器任务一：使用PhyBolt对给定case进行温度仿真任务描述：根据PhyBoltThermal工具的用户手册以及赛题给出的case数据包，完成如下内容：1.运行稳态仿真，得到温度结果，统计所有core的平均温度2.运行瞬态仿真(5ms)，得到温度结果，统计所有core从0s到5ms的平均温度变化3.自行生成两份功耗分布文件(ptrace)，并进行稳态仿真，要求两次仿真的最大温度结果之间相差超过50C评分标准：-此任务总分55分-1,2,3子任务各15分，报告10分任务二：给定散热边界条件下预测片上温度变化设计一个算法，用于预测芯片在给定初始温度与功耗条件下，一段时间以后的温度变化算法输入：-初始时刻片上54个sensor的监测温度数据-后续时刻片上54个core的功耗值算法输出：-5ms，20ms，100ms后54个sensor点位的温度基本假设：-散热器表面传热系数固定为700(可以在boundary_map文件中配置)-环境温度固定为30℃-各个模块的功耗值在初始时刻后保持不变-芯片初始温度在30个给定的场景中随机选取-./sim_data/init_temp目录下的temp_map.*.dat评分标准-此任务总分30分-精度-Golden数据：使用PhyBolt工具仿真5ms，20ms，100ms后，54个sensor的温度值-误差统计采用如下方式计算：，其中n=54-要求模型能够应对任意的初始温度，以及任意的功耗，即评分时将采用部分没有包含在./sim_data中的数据进行验收-性能-要求各参赛队对所设计的模型进行算法复杂度的说明，包括涉及到的核心运算形式，参数量等-要求单次预测计算的平均时间不超过5ms任务三：根据过往温度与功耗变化推算散热边界条件变化热边界条件(boundarycondition)对于芯片的片上温度有显著的影响。PhyBolt采用边界上传热系数(HTC,heattransfercoefficient)等效的方式模拟散热系统。在芯片的实际运行过程中，散热条件可能会发生改变（比如风速变化）。这要求预测算法能够自动识别边界条件的变化，以便根据新的边界条件预测后续温度。假设芯片在t0时刻发生了一次热边界条件变化(即HTC值的改变)，请设计一个算法，根据t0到t0+2s时间的温度采集数据以及功耗数据，推算变化后的HTC值算法输入：-可自行在芯片内加入不超过5个新的sensor，点位自选，用于监测实时温度-t0至t0+2s时间段内，片上所有sensor的监测温度数据，默认每0.1s采样一次，可以自行调节采样频率-t0至t0+2s时间段内，片上54个core的功耗值。功耗固定每0.1s发生一次随机变化，取值范围为0.1W-0.6W算法输出：-变化后的HTC值基本假设：-t0时刻前的HTC值固定为700-变化后的HTC范围在200–1300之间-环境温度固定为30℃-芯片在t0时刻的初始温度在30个给定的场景中随机选取-./sim_data/init_temp目录下的temp_map.*.dat评分标准-此任务总分15分-精度-算法输出的HTC值与实际采用的HTC值的差异-评分时将在200至1300间随机取值20组，同时取20组随机变化的power值进行仿真，计算算法的平均误差-性能-要求各参赛队对所设计的模型进行算法复杂度的说明，包括涉及到的核心运算形式，参数量等-要求单次预测计算的平均时间不超过20ms参考文献1.InchoonYeo,ChihChunLiu,andEunJungKim.2008.Predictivedynamicthermalmanagementformulticoresystems.InProceedingsofthe45thannualDesignAutomationConference(DAC'08).AssociationforComputingMachinery,NewYork,NY,USA,734–739.https://doi.org/10.1145/1391469.13916582.KevinSkadron,MirceaR.Stan,WeiHuang,SivakumarVelusamy,KarthikSankaranarayanan,andDavidTarjan.2003.Temperature-awaremicroarchitecture.SIGARCHComput.Archit.News31,2(May2003),2–13.https://doi.org/10.1145/871656.859620第七届中国研究生创芯大赛承办单位介绍第七届中国研究生创“芯”大赛承办单位华中科技大学坐落于湖北省武汉市，是国家教育部直属重点综合性大学、国家“211工程”重点建设和“985工程”建设高校之一，也是首批“双一流”建设高校。学校校园占地7000余亩，园内树木葱茏，碧草如茵，绿化覆盖率72%，被誉为“森林式大学”。学校师资力量雄厚，并遵循“应用领先、基础突破、协调发展”的科技发展方略，构建起了覆盖基础研究层、高新技术研究层、技术开发层三个层次的科技创新体系。华中科技大学集成电路学院以服务国家重大战略和区域经济发展为目标，承建集成电路科学与工程和电子科学与技术两个一级学科，电子科学与技术、集成电路设计与集成系统、微电子科学与工程三个国家一流本科专业，学院是全国同时拥有国家集成电路学院、国家集成电路产教融合创新平台、国家示范性微电子学院、国家集成电路人才培养基地、微电子学与固体电子学国家重点学科等集成电路领域五大国家级人才培养学科平台的6所高校之一。学院按照“国际视野、拔尖示范、协同育人、自主创芯、服务地方"的思路，通过人才培养、科学研究、学科建设“三位一体”，充分发挥产教融合优势，支撑和引领华中地区集成电路产业高速发展。武汉东湖新技术开发区简称东湖高新区，又称中国光谷、简称光谷，于1988年创建成立，是中国首批国家级高新区、第二个国家自主创新示范区、中国（湖北）自由贸易试验区武汉片区，并获批国家光电子信息产业基地、国家生物产业基地、央企集中建设人才基地、国家首批双创示范基地等。经过30多年的发展，东湖高新区综合实力和品牌影响力大幅提升，知识创造和技术创新能力提升至全国169个国家级高新区第一，成为全国10家重点建设的“世界一流高科技园区”之一。

华大九天赛题专项奖设置:华大九天赛题专项奖专门用于奖励选择华大九天赛题的获奖赛队。华大九天专项奖是初赛奖，参赛赛队可同时参加大其他大赛奖项的评审和获奖。一等奖2队，每队奖金1万元二等奖6队，每队奖金0.5万元华大九天-创芯大赛人才招聘政策：北京华大九天科技股份有限公司希望从创芯大赛获奖团队中发现人才，挖掘人才，并在招聘中提供快速通道。参加创芯大赛的获奖学生，投递建模/技术支持类岗位：1.获全国二等奖三等奖学生，可以免笔试直接进入技术面试；2.获一等奖及以上学生，可直接进入综合面试；3.华大九天企业专项奖等级等同全国奖对应等级待遇。华大九天赛题文档下载：https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=d1f8f3b3294e4febaf70de1ae328351f华大九天赛题一：RF振荡器的设计题目：采用华大九天AetherMW全定制射频微波设计平台及其自带的PDK，其中有源器件使用指定0.18μm模型，无源器件使用rfmw库中理想器件，设计一款压控振荡器（VCO）电路，完成全部电路图设计和仿真的过程。参考以下架构：工作条件：使用无源理想器件时，需要将器件设置为有噪声模式（generatenoise=yes）；以下各项指标工作于电源电压1.6~2.0V（TT1.8V），温度-20~80℃（TT27℃），工艺corner（仅有源器件）包括SS/TT/FF。要求技术指标（考虑所有PVTcorner组合中最差前仿真值）：在VTune调节范围在[0.3V,Vdd-0.3V]区间，对应差分输出频率范围需要包含[100MHz,1GHz]，给出以0.1V为步进的V-F曲线（可以单调上升或下降，但不能出现拐点）（20分）；RMS噪声指标：在输出频率为1GHz时，使用PSS或HBNoise分析得到差分输出相噪≤-90dBc/Hz@100kHz，输出jitter≤1°(积分区间10k~100MHz)；给出测试电路和仿真结果（20分）；Deterministic噪声指标：在输出频率为1GHz时，当VDD以100ps边沿向下跳动50mV，求瞬态差分输出周期变化的差值范围在[0.999ns,1.001ns]之内，即周期变化不超过±1‰；给出测试电路和仿真结果（20分）；4.VCO正常工作电流(En=1)，Itotal≤2mA；给出测试电路和仿真结果（10分）；5.VCO关断电流(En=0)，Idown≤1uA；给出测试电路和仿真结果（10分）；6.提供Word版设计报告，详细阐述设计思路和设计过程、仿真结果（20分）。华大九天赛题二：版图自动布局布线问题1赛题背景IC模拟版图自动化的研究已久，然而随着市场的快速增长，与数字先比其水平远远不能满足快速电路性能迭代的需求。模拟集成电路中的大多数布局布线工作仍是由工程师手动处理的，但在纳米级IC时代，设计规则越来越复杂，电路性能要求越来越严格，手工布局布线是非常耗时且容易出错的。近年来，IC模拟自动化领域已取得了许多重要进展，借助人工智能等先进技术的助力，该领域也迎来了众多创新技术的涌现。在IC模拟布局问题中，目前研究多半为矩形框的Pack问题而不考虑矩形框内金属层的拼接，即器件之间不可以重叠，实际上IC模拟版图设计中经常采用共用漏源等方式来减少布局面积，在已有的研究中也表明考虑重叠的布局可以在基本不降低电路性能的前提下来减小面积。2赛题描述本题实际为考虑重叠影响的非器件级IC布局布线问题，由于实际应用还需要考虑诸多影响因素即性能指标，本题将对输入、输出、规则等做一定的简化以更着眼于算法本身的设计问题。2.1输入信息2.1.1连接关系以cdl网表给定目标设计的连接关系，如下所示为一反相器的连接关系，详细信息可参考每行末的注释内容。.subcktINVYA//定义子电路INV，输入为Y，输出为A，VSS和VDD已省略I0YAVSSN60//器件I0为NMOS，symbol为N60，漏栅源分别连接Y、A、VSSI1YAVDDP90//器件I1为PMOS，symbol为P90，漏栅源分别连接Y、A、VDD.endsINV//表示定义子电路INV结束2.1.2symbol信息2.1.1节中所给连接关系中不同器件的详细集合信息参数由symbol给定，注意不同的器件可能属于相同的symbol。如下为2.1.1节中所给反相器内symbolP60和symbolN60的具体几何参数：P90://描述P60的具体几何信息Boundary：(00)(20)(21.76)(01.76)//外边界，为左下、右下、右上、左上角点PortD:M1(0.5250.43)(0.7550.43)(0.7551.33)(0.5251.33)//漏端为M1层，角点信息同上PortG:GT(0.910.21)(1.090.21)(1.091.55)(0.911.55)//栅端为GT层，角点信息同上PortS:M1(1.2450.43)(1.4750.43)(1.4751.33)(1.2451.33)//源端为M1层，角点信息同上N60:Boundary：(00)(1.50)(1.51.62)(01.62)PortD:M1(0.2750.35)(0.5050.35)(0.5050.95)(0.2750.95)PortG:GT(0.660.13)(0.840.13)(0.841.17)(0.661.17)PortS:M1(0.9950.35)(1.2250.35)(1.2250.95)(0.9950.95)下图为所给symbol几何参数的版图示意图：图2-1所给反相器内symbol的版图示意图（左P90，右N60）2.1.3设计规则设计规则指的是在IC设计过程中必须遵循的一系列几何限制和工艺约束。这些规则涵盖了各种物理特性，包括晶体管尺寸、金属层间距、电路布局等，旨在确保集成电路的可靠性、性能和生产可行性。本题所给最终结果统一必须满足下述的设计规则要求：①GT层设计规则下图2-2为GT层各条规则的工程示意图：图2-2GT层设计规则下表2-1为GT层各条规则的具体含义描述及具体值：表2-1GT层设计规则具体值规则规则描述要求值AMinwidthofGTregions0.18umBMinspacebetweentwoGTregions0.18umCMinextensionofGTregionbeyondCTregion0.02umC1MinextensionofGTregionend-of-lineregionbeyondCTregion0.02um②M1层设计规则下图2-3为M1层各条规则的工程示意图：图2-3M1层设计规则下表2-2为M1层各条规则的具体含义描述及具体值：表2-2GT层设计规则具体值规则规则描述要求值AMinwidthofM1regions0.23umBMinspacebetweentwoM1regions0.23umCMinextensionofM1regionbeyondCTregion0.02umC1MinextensionofM1regionend-of-lineregionbeyondCTregion0.02um③CT层设计规则下图2-4为GT层各条规则的工程示意图：图2-4GT层设计规则下表2-3为GT层各条规则的具体含义描述及具体值：表2-3GT层设计规则具体值规则规则描述要求值AMinandmaxwidthofanCTregions0.22umBMinspacebetweentwoCTregions0.25um2.2输出信息要求程序以文本的方向输出最终的布局布线结果，以2.1节中所示反相器为例，其中一种可行的方案为：I0(10.65)R0//器件I0中心点的位置及旋转方向I1(1,2.18)R0//器件I1中心点的位置及旋转方向GT:(1,1.51)(1,1.17)//布线信息：GT层，后续为点链信息，分号分隔M1:(1.36,1.73)(1.36,0.95)//布线信息：M1层，后续为点链信息，分号分隔布线信息中默认线宽为最小线宽，如下图2-5所示为该解的实际版图效果：图2-5反相器实例最终结果示意图①旋转下表为各旋转枚举量所表示的实际含义：枚举值实际含义枚举值实际含义R0不旋转MX关于X轴对称R90绕中心点旋转90度MY关于Y轴对称R180绕中心点旋转180度MXR90等同于MX+R90R270绕中心点旋转270度MYR90等同于MY+R90②布线线宽为简化算法，线宽固定为对应层的最小线宽。两个点为一条线段，多线段间可由分号分隔，具体可参考2.3.4节中的输出结果。③版图绘制除了最终输出结果外需要额外使用PyAether生成Layout版图，主办方将提供完整的软件和工艺供参赛选手使用。2.3共用问题2.3.1基础描述本题器件间可以互相重叠来减小最终的面积，但必须满足如下条件：满足设计规则；满足连接关系；PMOS与NMOS管之间不可以重叠；2.3.2实际案例本节提供了一个实际测例，反应所述器件重叠后所带来的面积减小增益。2.3.3输入①连接关系.subcktAND2X1YABI0Ynet11VSSN60I1Ynet11VDDP90I2net11BVDDP42I3net11AVDDP42I4net14BVSSN42I5net11Anet14N42.endsAND2X1②器件信息P90:Boundary：(00)(20)(21.76)(01.76)PortD:M1(0.5250.43)(0.7550.43)(0.7551.33)(0.5251.33)PortG:GT(0.910.21)(1.090.21)(1.091.55)(0.911.55)PortS:M1(1.2450.43)(1.4750.43)(1.4751.33)(1.2451.33)N60:Boundary：(00)(1.50)(1.51.62)(01.62)PortD:M1(0.2750.35)(0.5050.35)(0.5050.95)(0.2750.95)PortG:GT(0.660.13)(0.840.13)(0.841.17)(0.661.17)PortS:M1(0.9950.35)(1.2250.35)(1.2250.95)(0.9950.95)P42:Boundary：(00)(20)(21.28)(01.28)PortD:M1(0.5250.43)(0.7550.43)(0.7550.85)(0.5250.85)PortG:GT(0.910.21)(1.090.21)(1.091.07)(0.911.07)PortS:M1(1.2450.43)(1.4750.43)(1.4750.85)(1.2450.85)N42:Boundary：(00)(1.50)(1.51.44)(01.44)PortD:M1(0.2750.35)(0.5050.35)(0.5050.77)(0.2750.77)PortG:GT(0.660.13)(0.840.13)(0.840.99)(0.660.99)PortS:M1(0.9950.35)(1.2250.35)(1.2250.77)(0.9950.77)2.3.4输出此处为可能的一种输出结果，可能并非最优解。①布局信息如下所示分别为布局部分输出文本及对应的布局图：I0(2.440.65)R0I1(2.442.18)R0I2(1.721.94)R0I3(11.94)R0I4(1.720.74)R0I5(10.74)R0图2-6布局信息图②布线信息如下所示为布线部分输出的问题及对应的布线图：GT:(1,1.51)(1,1.17);(1.72,1.51)(1.72,1.17);(2.44,1.51)(2.44,1.17);(2.44,1.385)(2.275,1.385)M1:(1.245,1.385)(0.64,1.385)(0.64,0.95);(1.36,1.73)(1.36,1.385)(2.455,1.385);(2.8,1.73)(2.8,0.95)CT:(2.365,1.385)图2-7布线图3评分标准3.1测试数据给定样本分为测试集和验证集，测试集向学生公开，验证所开发工具流程。验证集不向学生公开，用于检验学生所开发工具的通用性。规定1：样本中cell数量最高为50；规定2：工具从读入到得到结果运行时间上限为30分钟，学生可通过多线程、算法优化等来减少运行时间，基准服务器性能指标为：lscpuArchitecture:x86_64CPUop-mode(s):32-bit,64-bitByteOrder:LittleEndianCPU(s):160On-lineCPU(s)list:0-159Thread(s)percore:2Core(s)persocket:20Socket(s):4NUMAnode(s):4VendorID:GenuineIntelCPUfamily:6Model:85Modelname:Intel(R)Xeon(R)Gold6230CPU@2.10GHzStepping:7CPUMHz:799.932CPUmaxMHz:3900.0000BogoMIPS:4200.00Virtualization:VT-xL1dcache:32KL1icache:32KL2cache:1024KL3cache:28160Kfree-htotalMem:1.0TSwap:4.0G3.2打分器打分器将根据以下几个指标进行评判最终结果的优劣：1.【40%】输出结果是否符合输入电路连接关系，有无短路、断路的情况；主办方打分器将内置版图连接关系检查器，以确定最终输出结果的正确性。判分方法：总分100，存在一处断路/短路扣10分，总分若不为0则乘比重归入最终得分，否则最终得分归0；2.【20%】输出版图面积S，将根据最终器件的布局结果计算最终边界框及总面积S。判分方法：针对所有的作品进行从优（小）到劣（大）排序，面积最优（小）者为100分，面积最劣（大）者为0分，中间者根据面积分布线性打分，最终得分乘比重归入总分；3.【20%】输出版图布线线长L，将直接从输出的文件内计算得到。判分方法同第2条；4.【10%】PyAether生成Layout的正确性。正确得满分，否则不得分；5.【5%】工具运行总时间。判分方法同第2条；6.【5%】工具运行时所占总内存。判分方法同第2条；4参考文献以下书目涉及模拟自动化：COHNJM,GARRODDJ,RUTENBARRA,etal.AnalogDevice-LevelLayoutAutomation[C]//TheSpringerInternationalSeriesinEngineeringandComputerScience.1994GRAEBHE.AnalogLayoutSynthesis:ASurveyofTopologicalApproaches[C]//:SpringerPublishingCompany,Incorporated,2010:302.MARTINSR,LOURENçON,HORTAN.AnalogIntegratedCircuitDesignAutomation[C]//,2017传统模拟布局算法多采用B*Tree、SequencePair等表示法加上SimulatedAnnealing等元启发式算法获取最优解，当下也有利用人工智能进行模拟版图自动布局的研究。但这些研究多半不会考虑器件的重叠问题，此处所给文献只是一个参考，学生可借由此及其参考文献查阅其他已有的一些研究。Balasa,F.,S.C.MaruvadaandK.Krishnamoorthy(2004)."OntheExplorationoftheSolutionSpaceinAnalogPlacementWithSymmetryConstraints."IEEETransactionsonComputer-AidedDesignofIntegratedCircuitsandSystems23(2):14.Yun-Chih,C.,C.Yao-Wen,W.Guang-MingandW.Shu-Wei(2000).B*-trees:anewrepresentationfornon-slicingfloorplans.DAC,IEEE.Lin,M.P.-H.,Y.-W.ChangandC.-M.Hung(2016).Recentresearchdevelopmentandnewchallengesinanaloglayoutsynthesis.ASP-DAC,IEEE.Graeb,H.E.(2010).AnalogLayoutSynthesis:ASurveyofTopologicalApproaches,SpringerPublishingCompany,Incorporated.Martins,R.,N.LourençoandN.Horta(2017).AnalogIntegratedCircuitDesignAutomation.本题对布线的要求即算法难度并不高，以下是2023年所发表的一篇综述类论文，总结了到目前为止的大部分模拟布线算法：MARTINSRMF,LOURENçONCC2023.AnalogIntegratedCircuitRoutingTechniques:AnExtensiveReview.IEEEAccess[J],11:2169-3536.第七届中国研究生创芯大赛承办单位介绍第七届中国研究生创“芯”大赛承办单位华中科技大学坐落于湖北省武汉市，是国家教育部直属重点综合性大学、国家“211工程”重点建设和“985工程”建设高校之一，也是首批“双一流”建设高校。学校校园占地7000余亩，园内树木葱茏，碧草如茵，绿化覆盖率72%，被誉为“森林式大学”。学校师资力量雄厚，并遵循“应用领先、基础突破、协调发展”的科技发展方略，构建起了覆盖基础研究层、高新技术研究层、技术开发层三个层次的科技创新体系。华中科技大学集成电路学院以服务国家重大战略和区域经济发展为目标，承建集成电路科学与工程和电子科学与技术两个一级学科，电子科学与技术、集成电路设计与集成系统、微电子科学与工程三个国家一流本科专业，学院是全国同时拥有国家集成电路学院、国家集成电路产教融合创新平台、国家示范性微电子学院、国家集成电路人才培养基地、微电子学与固体电子学国家重点学科等集成电路领域五大国家级人才培养学科平台的6所高校之一。学院按照“国际视野、拔尖示范、协同育人、自主创芯、服务地方"的思路，通过人才培养、科学研究、学科建设“三位一体”，充分发挥产教融合优势，支撑和引领华中地区集成电路产业高速发展。武汉东湖新技术开发区简称东湖高新区，又称中国光谷、简称光谷，于1988年创建成立，是中国首批国家级高新区、第二个国家自主创新示范区、中国（湖北）自由贸易试验区武汉片区，并获批国家光电子信息产业基地、国家生物产业基地、央企集中建设人才基地、国家首批双创示范基地等。经过30多年的发展，东湖高新区综合实力和品牌影响力大幅提升，知识创造和技术创新能力提升至全国169个国家级高新区第一，成为全国10家重点建设的“世界一流高科技园区”之一。