各研究生培养单位：中国研究生创“芯”大赛（以下简称“大赛”）是面向全国高等院校及科研院所在读研究生的一项团体性、高水平的芯片领域创新实践活动。大赛紧扣产业发展战略需求，聚焦核心关键技术，服务培养国家高层次芯片拔尖人才。现将本届大赛有关事项通知如下：时间地点报名启动时间：2026年3月20日报名截止时间：2026年6月30日资格审核及作品提交截止时间：2026年7月7日决赛时间：2026年8月13日-17日（拟）决赛地点：南方科技大学参赛办法1.参赛对象：中国大陆、港澳台地区高等院校及科研院所的在读硕士、博士研究生和已取得研究生入学资格的本科毕业生（需提供保研资格证明或研究生录取证明）及海外高校在读研究生均可参赛。2.组队要求：以队伍形式报名，每支队伍须由2-3名符合参赛条件的学生组成，需设置1-2名高校专职教师或科研院所研究人员担任指导教师。大赛支持跨校组队，跨校组队的参赛队伍以队长所在单位为参赛归属单位。每位符合参赛条件的研究生仅限加入一支参赛队伍，不得跨队重复报名参赛。每位指导教师至多指导五个参赛队。3.报名流程：通过大赛官网：https://cpipc.acge.org.cn/cw/hp/10完成注册，填报并完善报名信息、组建参赛队伍、选定参赛赛题；待所属研究生培养单位完成报名信息核验与参赛资格审核且审核通过后，方可在大赛官网正式提交参赛作品。4.初赛赛道：初赛阶段，参赛队伍可选择自主命题或企业命题参赛，其中选择自主命题的参赛队伍仅可提交一件参赛作品；选择企业命题的队伍可在官网报名环节选择多个企业赛题报名，须针对不同赛题分别提交独立的参赛作品，如遇报名系统多赛题操作问题，可联系赛事秘书处（微信：cpicic-ctri）处理。5.参赛不收取报名费用。6.参赛交流QQ1群：983069482；QQ2群:875330925;参赛作品及赛道要求大赛初赛分为“自主命题”与“企业命题”赛道，参赛队伍需择一参赛：（一）自主命题赛道说明1.自主命题赛道参赛作品面向集成电路设计方向，半导体工艺与器件方向，芯片制造与封测方向，参赛队可以结合研究课题，提交相关的创意、创新或创业作品。具体方向与细分领域如下，各细分领域详细说明见报名系统：集成电路设计方向细分领域：模拟电路数据转换器数字电路与架构系统图像传感器与显示系统医疗领域存储电源管理射频电路与无线系统安全芯片有线传输前沿领域与交叉学科半导体工艺与器件方向细分领域：先进逻辑器件新兴电子器件存储器器件建模与仿真神经形态与新型计算光电子、显示与成像系统功率、微波/毫米波(MM-WAVE)及模拟器件/系统系统和器件可靠性传感器、MEMS及生物电子器件芯片制造与封测方向细分领域：芯片制造芯片封装与测试2.原EDA算法与工具设计方向作为EDA精英挑战赛单独举办，具体事项另行通知。3.初赛参赛作品为带语音讲解的PPT和附件。附件包括但不限于成果清单、必要的技术文档、样机照片等。创“芯”大赛不要求参赛队伍提交实物。4.PPT是初赛评审的主要依据，包括但不限于应用背景、设计原理、创新创意、功能/性能演示等内容，PPT必须提前录制语音讲解，并可以动画、视频等形式展示，播放时间不超过8分钟。PPT模板下载链接：https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=95ea9f591a7c44cebec2dd89ffc2b18a5.需在PPT和文档中提供三位参赛队员的在参赛作品内容上的贡献程度，写明具体所做工作及对应成果。6.在作品提交截止日期前，将初赛PPT和附件压缩成压缩包，压缩包命名为“参赛队名-作品名称-细分领域”并提交至大赛官网。7.参赛队伍提交的队名、参赛作品及全部材料中，严禁出现参赛人员所属单位、指导教师姓名，以及其他可直接或间接识别参赛主体身份、可能影响评审公平性的相关信息。8.参赛队伍需将作品成果按照大赛规定的格式提供成果表格。有效作品成果须以参赛成员为第一作者方可认定（指导教师为第一作者、参赛成员为第二作者的情况同等予以认可）；参赛队伍提交的成果附件中，无需提供具体的论文题目、检索分区等详细信息；只需明确注明该成果被录用或发表的会议/期刊名称即可（填报示例：“ISSCC2025会议”、“JSSC2024”）。参赛队伍须对所提交全部学术成果的真实性、合规性与原创性负责，严禁虚报、伪造、篡改学术成果等违规行为，一经查实，取消参赛资格并同步通报至参赛成员所在研究生培养单位。成果清单模板下载链接：https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=e899a152cb6f412e971d143464d279dd10.参赛队伍/队员曾在往届创“芯”大赛中获得过二等奖及以上奖项的，需在作品文件中说明参赛作品与获奖作品相比的新进展和新成果。11.参赛作品的知识产权归属于参赛队伍所有，鉴于创“芯”大赛作品评审的特点，需要保密的内容不得在作品设计PPT和附件中体现。（二）企业命题赛道说明1.企业命题赛道由大赛合作企业定向出题，每道赛题均明确设定具体技术指标与参赛要求，选择该赛道的参赛队伍须按照所选赛题要求做题并提交参赛作品。参赛作品及相关附件须统一打包为压缩包提交至大赛官方网站，压缩包命名格式为：参赛队名-命题企业赛题X-作品名称（示例：XX队-华为赛题一-XX作品名称）。2.企业命题赛道单独设置企业命题专项奖，该奖项为初赛阶段设立的专属独立奖项，旨在表彰选择并完成企业命题攻关的优秀参赛团队。专项奖由对应出题企业的技术专家组独立评审，评审机制与大赛总决赛奖项评选体系并行；成功入围总决赛的企业命题参赛队伍，可参与大赛总决赛奖项的角逐，两类奖项互不冲突，获奖权益可叠加享受。评审办法1.创“芯”大赛分为两级评审：初赛评审和决赛评审。2.初赛评审采用网络或会议评审的方式进行。决赛为现场赛，采用答题、答辩及竞演相结合的方式进行。3.初赛评审方式不要求参赛队员到达评审现场，评委通过参赛作品的电子文档进行评审。如有需要，评委可要求参赛队员通过QQ、微信等通讯工具进行视频、语音远程答辩，以求对参赛队和参赛作品充分了解，做出合理的评审决定。4.创“芯”大赛总决赛由各细分赛道初赛综合排名前列的180支优秀参赛队伍入围参赛。决赛包括三个环节：答题、答辩、竞演。5.答题环节。该环节由基础题及上机设计两部分组成。参赛队的每位成员须独立完成基础题，其平均分作为参赛队的基础题成绩，该部分成绩占答题环节总成绩的30%；上机设计题分为集成电路设计类、半导体器件类与半导体制造类，参赛队任选其中一个方向并集体完成，该部分成绩占答题环节总成绩的70%。此环节的综合成绩排名前83名参赛队伍晋级答辩环节，其他参赛队伍不参加答辩环节。具体赛制及题目设置详见决赛通知。6.答辩环节。所有晋级的参赛队参加答辩环节，答辩内容为初赛阶段提交的参赛作品的现场演讲，并回答评委的提问。本环节成绩将与答题环节成绩进行加权核算，其中答辩环节成绩占比30%，答题环节成绩占比70%；综合成绩排名前18名的参赛队伍晋级竞演环节。7.竞演环节：参赛队面向全体参赛师生进行针对初赛作品的竞演，并回答评委问题，由评委打分得出最终名次。前3名为本届创“芯”之星冠、亚、季军荣誉的获得者。奖项设置1.创“芯”大赛决赛设团队一等奖、二等奖、三等奖等奖项。2.团队一等奖18名，前三名队伍获得“创芯之星”冠军、亚军、季军称号，冠军获奖金20万元，亚军获奖金15万元，季军获奖金10万元，其余一等奖队伍获得奖金2万元。所有获得团队一等奖的参赛队伍，均可额外获得大赛提供的一次MPW流片机会。团队二等奖65名，每队奖金1万元；团队三等奖若干名；企业命题专项奖信息见官网企业命题赛题发布页。各个奖项均获得由组委会统一颁发荣誉证书。其他事宜1.决赛期间，参赛队伍的食宿费用由大赛组委会统一承担，差旅费及其他相关费用由参赛方自理。2.未组队参赛的单位可派员观摩，观摩人员交通、住宿费用自理，承办单位将提供相应便利。具体观摩方案另行通知。3.晋级决赛的参赛队伍须自备电脑及网线转接口。决赛现场为每支队伍提供3个标准有线网络接口，可接入大赛专用服务器。服务器配套接口软件、预装软件清单将于决赛前发布，相关信息另行通知。4.结合赛事实际与评审工作需要，大赛部分时间节点可能调整，具体变动另行通知，相关事宜详见大赛官方网站。5.大赛最终解释权归大赛组委会所有。联系方式秘书处联系人：张逸轩联系电话：0592-5770778；17606905288邮件地址：cpicic@163.com秘书处单位：清华海峡研究院（厦门）承办单位联系人：张建明联系电话：0755-88011655邮箱：zgxy@sustech.edu.cn承办单位：南方科技大学大赛组织架构指导单位：教育部学位管理与研究生教育司主办单位：中国学位与研究生教育学会联合主办：中国集成电路创新联盟协办单位：中国半导体行业协会中国电子学会示范性微电子学院产学融合发展联盟清华校友总会集成电路专业委员会国家集成电路设计自动化技术创新中心上海集成电路技术与产业促进中心高性能芯片互联技术联盟（HiPi联盟）深圳平湖实验室北京大学深圳研究生院清华大学集成电路学院南京大学集成电路学院浙江大学集成电路学院承办单位：南方科技大学冠名单位：华为技术有限公司秘书处：清华海峡研究院（厦门）媒体支持：《中国研究生》杂志《学位与研究生教育》杂志半导体产业纵横《半导体学报》期刊《集成电路与嵌入式系统》期刊《Chip》期刊黄大年茶思屋科技网站

关于合见工软上海合见工业软件集团股份有限公司（简称“合见工软”）作为自主创新的高性能工业软件及解决方案提供商，以EDA（电子设计自动化，ElectronicDesignAutomation）领域为首先突破方向，致力于帮助半导体芯片企业解决在创新与发展过程中所面临的严峻挑战和关键问题，并成为他们值得信赖的合作伙伴。合见工软于2020年成立，公司的发展与自主研发实力多次获得认可与支持，现已荣获国家级专精特新“小巨人”企业、国家级高新技术企业等认定，产品获得中国集成电路创新联盟“IC创新奖”、“中国芯”优秀支撑服务产品等多项荣誉资质。合见工软产品线已覆盖数字芯片EDA工具、系统级工具及高速接口IP，是国内唯一一家可以完整覆盖数字芯片验证全流程，DFT可测性设计全流程，并同时提供先进工艺高速互联IP的国产EDA公司。自成立以来，合见工软一直以国际先进水平为目标，多产品线并行研发，为中国半导体企业提供了芯片硅前和硅后的高性能EDA工具和IP解决方案。合见工软以四年40余款产品的创新速度、硬核的技术实力，赢得了客户的信任与国内集成电路行业的广泛认可，同时引领了中国EDA企业发展与生态建设的新态势。如需了解更多信息，请访问网站https://www.univista-isg.com/如需了解更多信息，请访问网https://www.univista-isg.com/合见工软企业专项奖说明合见工软企业命题专项奖专门用于奖励选择合见工软企业命题的赛队，合见工软企业命题专项奖是初赛奖，由合见工软专家评出。入围决赛的参赛队伍继续参加大赛决赛奖项评比，与初赛企业命题专项奖互不冲突。合见工软企业命题专项奖设置一等奖2队，每队奖金1万元二等奖6队，每队奖金5千元赛题交流Q群185864434组队报名及作品提交链接（创芯大赛官网）https://cpipc.acge.org.cn/cw/hp/10创芯大赛-合见工软人才政策在赛事获奖的同学，申请实习可免机考、免技术面试，仅需通过综合面试即可报到实习。表现优异的实习生，更将优先锁定校招录用名额，提前斩获正式Offer。赛题一：基于UniVistaDesignAgent(UDA)的RISC-V处理器微架构设计与全流程验证竞赛背景UniVistaDesignAgent（UDA）是合见工软推出的数字设计AI智能平台，集成DeepSeekR1等先进大模型（LLM）与自研综合、仿真、调试EDA引擎，可实现从架构探索、RTL设计、仿真验证到调试优化的全流程AI辅助。RISC-V作为开放指令集架构，已广泛应用于物联网、边缘计算、主控处理器与专用加速芯片。本竞赛面向研究生，重点考察微架构设计能力、性能优化能力、数字芯片全流程工程能力以及AI辅助设计能力。参赛对象微电子科学与工程、集成电路工程、计算机科学与技术、电子信息等相关专业硕士/博士研究生。竞赛目标在UDA数字设计AI智能平台上，完成一款高性能、可综合、可验证的32位RISC-V处理器核设计，并实现完整的设计—仿真—综合—验证—优化工程流程。设计要求1.指令集要求必须完整实现：RV32I基础整数指令集（全部指令）RV32M乘除法扩展指令集（全部乘、除、取余指令）2.微架构要求（二选一，鼓励更高性能架构）A.经典5级流水线处理器取指、译码、执行、访存、写回支持数据前推（forwarding）支持数据冒险与控制冒险处理支持稳定运行无死循环、无功能错误B.面向性能优化的微架构支持分支预测或支持静态多发射或支持乱序执行前端需在文档中明确性能优化思路与量化收益3.功能要求支持独立指令存储器与数据存储器支持基本调试与观测机制（PC、寄存器可见）可正确运行复杂测试程序，如排序、矩阵运算、卷积计算等RTL代码可综合、无latches、无组合逻辑环路UDA平台使用要求（核心评分点）参赛队伍必须基于UDA平台完成全流程设计。大赛为参赛队伍提供赛题所需的平台环境。如需UDA资料手册参考，可添加秘书处微信：cpicic-ctri（备注：合见赛题UDA）获取。使用赛事方指定的国产大模型完成：架构方案生成与优化RTL代码生成、重构与规范检查仿真激励与测试用例自动生成AI驱动的Bug定位、波形分析与优化建议使用UDA自研EDA引擎完成：RTL功能仿真与波形调试逻辑综合与资源评估时序分析与关键路径优化功能覆盖率/语句覆盖率采集与分析验证要求指令级验证：每条指令单独测试通过程序级验证：至少3个完整应用程序通过覆盖率要求：仿真功能覆盖率不低于95%综合验证：给出可综合结果与资源/频率报告提交成果UDA平台完整工程文件可综合RTL源码仿真激励、测试程序、波形截图覆盖率报告、综合报告、时序分析报告设计文档（含架构图、模块划分、流水线说明、UDA使用记录、AI辅助过程）评分标准（100分）RISC-V指令集与功能正确性（40分）微架构设计与性能优化（25分）使用MiBench，UVS仿真统计CPUcycle数量，cycle数小则得分高使用合见UVSYN综合得到PPA，组合逻辑深度小则得分高UDA平台与AI能力使用深度（20分）参赛人员提交完整对话过程的录屏，及UDA导出的对话记录文件；赛事主办方指定专家对录屏和对话记录文件做评分主要根据AI自主完成的任务复杂度做评分，复杂度高则得分高相同复杂度的任务，人机对话次数少则得分高验证完整性、覆盖率与工程规范（10分）RV32I和RV32M指令集覆盖率RTL代码覆盖率(line,branch,condition,toggle)文档质量、创新点与展示表达（5分）决赛阶段，参赛人员做答辩，重点讲述如何使用UDA优化代码，解决复杂的功能性bug及其它有创新性的工作赛事主办方指定专家提问并就整体表现打分合见工软赛题所需工具相关说明赛题所需资源可报名后通过申请获取，申请表模板下载链接：https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=ec681835c85a45c4b4e9c523657e30c2

关于深圳平湖实验室深圳平湖实验室于2022年8月由深圳市科技创新局举办成立，是国家第三代半导体技术创新中心（深圳）主体运营单位。实验室围绕SiC和GaN及下一代先进功率电子材料及器件、核心装备及零部件、配套材料等领域，开展核心技术攻关。实验室位于深圳市龙岗区罗山科技园，占地面积130亩，百级洁净间面积9500平米，拥有业界领先的宽禁带功率半导体基础设施，国际、国内各类先进设备380余台套。平台人力规模约500人，汇集海内外顶尖人才，采取开放共享的运行模式，建立由合作伙伴组成的生态系统，打造面向全国的开放、公共、共享的科研平台、中试平台和分析检测中心，共同构建可持续发展的未来。如需了解更多信息，请访问网站https://www.szphl.cn/深圳平湖实验室命题专项奖说明深圳平湖实验室命题专项奖专门用于奖励选择深圳平湖实验室命题的赛队，深圳平湖实验室命题专项奖是初赛奖，由实验室专家评出。入围决赛的参赛队伍继续参加大赛决赛奖项评比，与初赛命题专项奖互不冲突。深圳平湖实验室命题专项奖设置一等奖1队，每队奖金1万元二等奖3队，每队奖金5千元创芯大赛-深圳平湖实验室企业命题在赛事获奖的同学，申请实习可免机考、免技术面试，仅需通过综合面试即可报到实习。表现优异的实习生，更将优先锁定校招录用名额，提前斩获正式Offer。赛题交流Q群1084337475赛题一：金刚石n型掺杂的理论研究赛题背景金刚石具有超宽半导体带隙（~5.5eV）,超高电子迁移率（~4500cm2V-1s-1）、高击穿场强（>10MV/cm）,和优异的导热性能（~2000Wm-1K-1）1,被誉为“终极半导体”。基于其优异的电学、热学性能，金刚石有望作为核心半导体材料应用于高压、高功率以及高温、强辐射等极端环境下的电力电子器件。为了实现高耐压、低能耗、更高安全性能的常关型器件，实现金刚石的双极性掺杂至关重要。已有研究基于氢终端、硼掺杂等方案实现了具有p型导电的金刚石器件应用。相较于p型，金刚石的n型掺杂更具挑战性。金刚石n型掺杂的难点在于常规的掺杂元素多呈现深施主能级，室温下难以热激发电子形成载流子。形成掺杂缺陷需要较高的形成能，难以进行高浓度的掺杂。此外，由于生长中伴随的氢杂质及空位缺陷，对施主进行了补偿，抑制了金刚石的n型导电。近期已有较多研究开始关注金刚石的n型掺杂问题2,3。对于单元素掺杂，氮掺杂所形成的氮替位陷附近易产生碳空位，呈现深施主能级（~1.7eV）4。磷掺杂被认为是最有希望实现金刚石n型导电的方案，且近期已实现磷掺杂n型金刚石的MOSFET器件结构5。然而，磷掺杂仍呈现较高的施主能级（~0.57eV）和缺陷形成能（~10.7eV）6。此外，更多的碱金属、碱土金属掺杂7，表面电荷转移掺杂1相继提出。然而，上述方案多针对特殊的终端结构且多是表面掺杂。不同元素共掺方案8可能是实现n型掺杂一个有效途径，但相关研究仍处于初步阶段，部分研究结果仍存在争议和相悖结论2。如何高效地实现金刚石的n型掺杂是提升金刚石功率器件性能的关键问题。相较于实验研究，第一性原理计算及其相关理论研究方法，因其经济性、高可靠性以及可解释性成为研究的一种重要方式，已广泛应用于半导体材料性能及其掺杂机理的研究9。本赛题旨在采用第一性原理及其相关理论方法研究金刚石的n型掺杂方案，为实验研究提供理论指导。赛题描述1.计算方案可靠性验证：基于金刚石的超胞结构，首先采用精确的泛函方法（如杂化泛函）获得精准结构参数和半导体带隙。基于弛豫后的金刚石超胞结构，构建单个位点的碳被磷原子取代形成的点缺陷结构。参见文献【9】的计算方法，计算不同电荷态下的缺陷形成能。形成能的计算主要考虑缺陷形成前后原子化学势及电子能量的变化，其计算公式如下：具体参数含义参见文献【9】的公式（1）。值得指出的是，由于第一性原理模拟的超胞原子数目有限，以及常用软件需考虑背景电荷模拟带电体系，需采用能量修正方案消除由超胞尺寸和背景电荷引起的能量误差。不同电荷态下的转变能级可参见文献【9】的公式（3）获得：基于上述研究方法，计算磷掺杂金刚石体系的缺陷形成能及施主能级，并与已报导的实验数据及理论结果进行对比验证，确定计算方法的可靠性。鼓励参赛者采用新颖的研究方法研究半导体的缺陷能级（如机器学习方法学习哈密顿量来研究电子结构、采用线性标度下的密度泛函方法研究更大超胞构型等），并充分验证计算方法的可靠性。2.金刚石n型掺杂方案的探索：基于上述验证的研究方案，考察采用其他元素和磷共掺（或调控掺杂元素的化学势、利用不同衬底引起的应变调控，或更优的掺杂元素）等可能方案获得一种较磷掺杂具有更低的形成能及施主能级的掺杂方案。在计算过程中，需考察可能的缺陷补偿作用，如碳空位、氢杂质等。对研究结果给予充分的物理机理解释。具体掺杂方案不做限制，但需考虑实验的可行性。评分标准1.计算结果的可靠性（20%）：计算方法的可靠性需严格验证，如金刚石晶格参数大小、半导体带隙大小，以及对磷掺杂金刚石施主能级的验证。2.掺杂方案的有效性和可行性（50%）：提出的掺杂方案可显著降低施主能级及缺陷形成能，且不易被本征缺陷及常见的碳空位和氢杂质所补偿，实验上有望实现（如掺杂元素低毒性、不对半导体产线造成污染等）。3.研究方法的新颖性及机理解释的合理性（30%）：发展新型的研究方法研究半导体缺陷能级，对掺杂能级及形成能的变化给予充分合理的物理解释。参赛要求要求学生具有一定的第一性原理及相关理论研究经验，了解半导体材料。答疑邮箱zhaxianhu@phlab.com.cn参考文献1.X.Wang,D.Liu,X.Wang,Y.Li,G.WuandS.Luo,DiamondRelat.Mater.156,112419(2025).2.M.Sultana,S.KarmakarandA.Haque,Mater.Sci.Semicond.Process.186,109024(2025).3.M.Li,D.Yu,S.ShenandX.Liu,CarbonLett.35,1981(2025).4.牛科研,张璇,崔博垚,马永健,唐文博,魏志鹏,张宝顺,人工晶体学报51,841(2022).5.M.Liao,H.SunandS.Koizumi,Adv.Sci.11,2306013(2024).6.R.Roychoudhury,E.J.Charlson,T.Stacy,M.Hajsaid,E.M.CharlsonandJ.M.Meese,J.Appl.Phys.81,3644(1997).7.Y.Liu,X.Sun,J.Wu,N.GaoandH.Li,Mater.TodayCommun.41,110882(2024).8.X.Sun,W.Shen,C.Cheng,G.Wu,K.Liang,D.ZhangandS.Wang,J.Phys.D:Appl.Phys.57,215107(2024).9.C.Freysoldt,B.Grabowski,T.Hickel,J.Neugebauer,G.Kresse,A.JanottiandC.G.VandeWalle,Rev.Mod.Phys.86,253(2014).

关于培风图南培风图南的前身是成立于2011年苏州珂晶达电子有限公司（Cogenda）。以集成电路制造EDA软件国产化为使命，创始团队长期从事科学计算软件开发、集成电路辅助设计软件开发和相关的技术服务。公司主要服务于半导体Foundry和Fabless厂商，航天、国防行业元器件厂商，大专院校和研究院所，客户已遍及国内、欧美和亚太区域。公司在2013年被认定为技术企业，主要产品包括半导体器件和工艺仿真（TCAD）软件；辐射环境、输运和效应仿真分析软件；多物理数值仿真软件；三维网格划分和数据可视化软件等专业软件。公司立足于自主开发，掌握最前沿的并行数值计算核心技术，不断推动科学计算应用的前沿，是行业中的技术领跑者。如需了解更多信息，请访问公司网站www.pftn-semi.com。培风图南企业命题专项奖设置一等奖1队，每队奖金1万元；二等奖3队，每队奖金5千元。培风图南企业命题说明培风图南企业命题专项奖系针对初赛阶段设立的独立奖项，旨在表彰选择培风图南的优秀团队。该奖项由企业技术专家组评审，与大赛决赛奖项评选机制并行。入围决赛的团队将继续角逐大赛总决赛奖项，两类奖项互不冲突，获奖权益可叠加享受。培风图南创芯大赛人才政策培风图南鼓励并支持研发团队从创新大赛中发掘吸收人才。在招聘中，对获得三等奖及以上的同学，培风图南免笔试，提供优先录用的机会，可直达专业终面。获得offer的同学，公司将特别设定专项培训基金。培风图南企业命题交流QQ群443104933赛题：基于规则垂直纳米线阵列的高密度逻辑电路设计与DTCO协同优化一、赛题背景在先进逻辑和存储工艺的发展演进中，持续提升晶体管集成密度是半导体业界的核心研发方向。通常情况下，由于存储器电路是由高度重复的单元阵列组成的，结构高度规则，因此存储工艺中的晶体管密度通常显著高于逻辑电路。例如，图1展示了三代DRAM存储阵列的结构示意图。可以看到，字线（WL）和位线（BL）呈周期性的平行分布，有源区（ACT）构成了均匀、重复的阵列。这一规则化结构是存储器实现高密度集成的核心基础。图18F2、6F2、4F2DRAM的阵列结构，包括有源区(ACT)，字线(WL)和位线(BL)。1为了将DRAM存储单元从6F²进一步微缩到4F²，业界引入了平面面积更小的垂直沟道纳米线晶体管（见图2）。在4F²阵列中，每个位单元包含一个垂直方向的纳米线晶体管：每一根X方向的字线控制一行纳米线晶体管；每一根Y方向的位线连接一列中每一根纳米线晶体管底部的源端；而每一根纳米线晶体管的顶部，分别连接着一个独立的电容。图2上：6F2DRAM中的Saddle-Fin晶体管结构。下：4F2DRAM中的垂直纳米线晶体管。2相比之下，传统的逻辑电路通常由众多复杂且不规则的二维图形组成（见图3所示的FinFET工艺NOR2X1单元版图），有源区与互连的排布难以实现高度规则化，导致面积利用率受限，晶体管密度难以进一步提升。这也是本赛题探索规则化阵列结构用于逻辑电路设计的核心动因。图3FinFET工艺中NOR2X1单元的版图3二、解题目标与思路探讨本题核心探讨：能否借鉴存储器中高度规则的垂直阵列结构来实现逻辑电路？该类规则化结构的逻辑电路设计，能否在保证逻辑功能的前提下，实现晶体管密度与逻辑门密度的双重提升？同时需兼顾器件互连寄生、工艺可行性等工程化因素，实现设计与工艺的协同优化。图4展示了一种高度规则的垂直纳米线晶体管阵列。在该阵列中，每一根纳米线受上下两层栅极共同控制：下层Y方向栅极导线（Y-Gate）控制一列纳米线；上层X方向栅极导线（X-Gate）控制一行纳米线。该组纳米线在底部共享位于P阱中的N型源极，并在顶部拥有独立的N型漏端。因此，阵列中每一根纳米线等效于两个串联的N沟道晶体管。当控制该纳米线的X-Gate和Y-Gate均处于高电平时，纳米线导通，电子从底部的源极流向顶部的漏极（电流方向为顶部漏极至底部源极）。需注意，双层栅极的交叉布线会引入额外栅极寄生电容（Cgg），需在设计中考虑寄生优化。基于相同设计思路，可通过衬底掺杂与沟道类型调整，构造P型纳米线晶体管阵列。图4垂直纳米线组成的2X2阵列4进一步考虑图5(a)所示的3×3纳米线阵列。该阵列由3根N沟道纳米线和3根P沟道纳米线组成，栅极X-Gate和Y-Gate分别连接到A、B、C三个输入信号。三根N沟道纳米线共享底部接地的N型源极（VSS）；三根P沟道纳米线共享接电源的P型源极（VDD）；六根纳米线顶部的漏端共同连接到输出信号Y。对该3×3纳米线阵列的导通逻辑与电路拓扑进行整理，可得到图5(b)所示的电路原理图。这是一个三输入投票表决反相输出门电路（NMAJ3），其符号和逻辑真值表见表1。该NMAJ3电路的核心有源区面积约为36F²（F定义为金属最小节距，与FinFET逻辑门的F定义保持统一），若扣除栅极互连的寄生面积后，其有效面积较FinFET工艺下同等逻辑功能的三输入门电路缩小约8倍，充分证明规则排布的垂直纳米线阵列在实现高密度逻辑门电路方面的巨大潜力。（a）（b）图5由3x3垂直纳米线阵列构成的逻辑门NMAJ3电路表1NMAJ3电路真值表ABCY11101100101010010110010100110001本赛题选择用NMAJ3电路作为核心评估载体，是因为它是一种“万能逻辑门”（UniversalGate）。理论上任意规模和功能的逻辑电路，均可以由有限数量的NMAJ3门电路组成。然而，从理论可能走向工程可行性与经济性，仍存在巨大挑战。从理论可行性走向工程化落地，该类阵列结构仍面临器件寄生、工艺兼容、良率控制等诸多挑战。考虑到实验流片的周期长、成本高特性，本赛题要求参赛队伍在仿真环境中完成器件与电路的建模与验证，利用DTCO（设计与工艺协同优化）方法论，定量评估器件与电路的关键性能指标，实现设计方案的工程化优化。三、解题任务与交付物要求为兼顾评估的客观基准性与探索创新性，本赛题分为“任务一（固定参数基准建立）”与“任务二（开放式创新优化）”两个阶段。两个阶段，各阶段任务独立且层层递进。参赛队伍需统一使用MozzTCAD软件套件及通用SPICE软件依次完成以下要求：任务一：基础基准仿真（Baseline）任务说明：统一采用成熟的常规材料系统建立评分基准。参数设定要求：限定采用常规硅（Si）材料作为沟道，自行设定合理的基准特征尺寸及供电电压，在报告中明确列出。不需要考虑形成该结构的具体工艺流程，可以采用较理想的器件结构，但需要满足下列约束条件：表2器件参数约束条件参数符号约束等效栅氧厚度EOTEOT≥1nm纳米线最小直径DsiDsi≥5nm栅极和金属导线中间距MPMP≥20nm金属功函数范围WF4.1≤WF≤5.2eV工作温度TT=300K任务1.1及交付物：仿真评估。利用MozzProcess/Device软件建立基础硅基垂直纳米线晶体管模型，评估其基本的电学性能，包括转移特性曲线、输出特性曲线，以及Vtlin,Idlin,Vtsat,Idsat,Ioff等电性参数。必须提交：1_Baseline_TCAD文件夹，即硅基纳米线晶体管性能仿真工程文件（含曲线图）。（20分）任务1.2及交付物：模型抽取。利用MozzExtract软件抽取上述晶体管的SPICE模型。必须提交：2_Baseline_SPICE文件夹，即MozzExtract抽取的晶体管SPICE模型及工程文件。（15分）任务1.3及交付物：电路验证。基于抽取的SPICE模型，在通用软件中搭建NMAJ3电路，进行逻辑功能验证，并定量提取该基准条件下的PPA指标（重点记录基准延迟Delay与动态功耗Power）。必须交付：3_Baseline_Circuit文件夹，即NMAJ3基准电路仿真工程文件（含波形验证截图及PPA数据）。（20分）任务二：开放式创新优化（AdvancedDTCO）任务说明：在获得基准数据后，在下面三个拓展方向中，选择至少一个方向开展更深入的DTCO研究，以最大化提升PPA指标并降低工艺复杂度为目标进行开放式探索。1.创新方案：引入新材料（如Ge、SiGe、MoSi2等沟道材料）或引入新型器件、电路结构（不同于图4的器件结构或不同于图5的电路结构）。利用Mozz软件重新完成器件仿真与SPICE模型提取，并仿真新方案的NMAJ3电路PPA数据。如果器件参数偏离表2的约束，需要提交相应的论证材料，例如材料的第一原理计算结果。2.寄生电阻电容抽取：利用MozzRCEx软件抽取三维阵列寄生电阻电容（RC）模型，引入SPICE仿真中提升评估真实度。应考虑纳米尺度的金属导线的电阻率，会大幅度偏离相应体材料的电阻率数值。3.工艺流程仿真：利用MozzProcEmu软件搭建上述纳米线阵列的工艺流程，证明创新结构在工程制备上的形貌可行性。任务二必须交付物：4_Advanced_DTCO文件夹：包含优化后的器件TCAD仿真工程、RCEx寄生抽取或ProcEmu工艺仿真的工程文件及更新后的电路SPICE仿真工程文件（25分）。5_Final_Report.pdf综合PPA评估与创新技术报告（核心文档）：要求详细阐述材料选择的物理依据、工艺流程的可行性，并必须包含清晰的量化对比表。将任务二的创新方案PPA结果除以任务一的Baseline结果，得出客观的性能提升百分比（20分）。(注：参赛者最终需将上述5项交付物统一打包为ZIP压缩包提交。)四、得分要点本题评审将重点考察参赛队伍在客观规范性与工程创新性上的表现：1.客观仿真准确度与基准规范性任务一中硅基器件仿真模型搭建是否合理，SPICE参数抽取是否准确，电路基本逻辑验证与基准PPA计算是否正确。2.PPA提升潜力定量评估以任务一的基准数据（Baseline）为比较锚点，评估创新方案在面积（Area）、功耗（Power）和性能（Performance/Delay）上取得的综合提升幅度。PPA量化提升越显著且数据推导过程越严密客观，得分越高。3.物理模型合理性与工艺可行性模型合理性：对于新材料系统，是否提供了充实的参考文献来支撑其物理属性的假设（缺乏物理依据的参数盲目修改将大幅扣分）；成熟材料需采用经实践检验的模型。工艺复杂度：在实现同等优越性能的前提下，工艺复杂度越低（如所需掩膜层数较少、制造难度低）、现实加工可行性越高，得分越高。（若成功利用MozzProcEmu进行了形貌论证将获得高分）。4.整体方案技术创新性考察队伍在材料系统引入、垂直器件三维结构设计、互连寄生优化或规则阵列电路架构拓展上的原创性思考与技术深度。答疑邮箱liyuanming@cn.cogenda.com请在邮件标题中明确「创芯大赛培风图南答疑」事项。问题内容请具体描述。参考文献[1]JeonghoonOh,EvolutionofMemoryTechnologiesforAdvancedNodesviathe3rdDimension,IEDM2024-ShortCourse,‘TechnologyInnovationsShapingtheRoadmapintheEraofAI’:SC1.3[2]Yoo,Abraham,etal."High-performancegate-all-aroundjunctionlessvertical-channeltransistorswiththeultra-lowsub-thresholdswingfornext-generation4F2DRAM."2023InternationalElectronDevicesMeeting(IEDM).IEEE,2023.[3]V.Vashishtha,M.Vangala,andL.T.Clark,“ASAP7predictivedesignkitdevelopmentandcelldesigntechnologyco-optimization:Invitedpaper,”in2017IEEE/ACMInternationalConferenceonComputer-AidedDesign(ICCAD),Nov.2017,pp.992–998.doi:10.1109/ICCAD.2017.8203889.[4]晶体管阵列及其应用，中国专利申请CN120882085A

关于华大九天北京华大九天科技股份有限公司（简称“华大九天”）成立于2009年，一直聚焦于EDA工具的开发、销售及相关服务业务，致力于成为全流程、全领域、全球领先的EDA提供商。华大九天主要产品包括模拟电路设计全流程EDA工具系统、存储电路设计全流程EDA工具系统、射频电路设计全流程EDA工具系统、数字电路设计EDA工具、平板显示电路设计全流程EDA工具系统、晶圆制造EDA工具和先进封装设计EDA工具等软件，并围绕相关领域提供技术开发服务。产品和服务主要应用于集成电路设计、制造及封装领域。华大九天总部位于北京，在南京、成都、深圳、上海、香港、广州、北京亦庄和西安等地设有全资子公司，在武汉、厦门等地设有分支机构。华大九天企业命题说明华大九天企业命题专项奖系针对初赛阶段设立的独立奖项，旨在表彰选择华大九天命题的优秀团队。该奖项由企业技术专家组评审，与大赛决赛奖项评选机制并行。入围决赛的团队将继续角逐大赛总决赛奖项，两类奖项互不冲突，获奖权益可叠加享受。华大九天企业命题专项奖设置一等奖2队，每队奖金1万元；二等奖6队，每队奖金5千元。华大九天企业命题交流QQ群692029330华大九天创芯大赛人才招聘政策北京华大九天科技股份有限公司希望从创芯大赛获奖团队中发现人才，挖掘人才，并在招聘中提供快速通道。参加创芯大赛的获奖学生，投递研发类岗位：1.获全国二等奖三等奖学生，可以免笔试直接进入技术面试；2.获一等奖及以上学生，可直接进入综合面试；3.华大九天企业专项奖等级等同全国奖对应等级待遇。赛题：数模混合PLL的设计采用国产模拟套件Aether系统和数字仿真器HimaSim构成的解决方案，及浙创55nmPDK，设计一款小数PLL电路，完成系统级仿真、全部电路图、模拟前仿真和混合仿真的过程。可参考以下架构：工作条件：1.采用给定的浙创55nmopenPDK工艺，需要完全采用PDK库中提供的器件完成设计；2.以上PLL框图中，反馈分频器和分频控制单元需使用数字verilogHDL代码实现（推荐使用多阶sigma-delta小数分频结构），其他部分需使用模拟全定制设计实现，需要在华大九天Aether全流程环境中完成系统建模和仿真、电路图设计和前仿真、以及数模混合仿真的全过程；3.以下指标工作于电源VDD的电压1.08~1.32V（Nominal1.2V），温度-20~80℃（Nominal27℃），工艺corner包括SS/TT/FF。目标频率输出要求：Case1Case2Case3Case4200MHz481.563MHz1.57542GHz2.0GHz要求技术指标（考虑所有PVTcorner组合中最差后仿真值）：1.需要利用理想元器件先对PLL进行系统级仿真，以确保其在整个输出频率范围内的稳定性、SettlingTime及噪声情况，提交全部电路原理图，verilogHDL代码，和系统仿真、前仿真的各种设置和仿真结果波形等数据（15分）；2.通过整体数模混合Tran仿真，确保PLL能正常锁定在全部以上4个目标频率，且SettlingTime<200us(20分）；3.RMS噪声指标（需结合主要模块的HBNoise仿真结果，通过系统级仿真得到总的输出噪声值）：差分JitterRMS@2GHz<2°（15分）；4.Deterministic噪声指标：在输出频率为2GHz时，当VDD以100ps边沿向下跳动50mV，求瞬态差分输出周期变化的差值范围在[0.4995ns,0.5005ns]之内，即周期变化不超过±1%；给出测试电路和仿真结果（12分）；5.具有Bandgap和LockDetector单元，LockDetector的输出指示在PLL锁定后即变高（10分）6.PLL整体正常工作电流IDC≤3mA，整体关断电流Idown≤100nA；给出测试电路和仿真结果（8分）；7.提供Word版设计报告，详细阐述设计思路和设计过程、仿真结果（20分）。软件及PDK获取方式报名预计3月16日当周启动。赛题所需软件及PDK，完成报名即可申请获取，最新动态请关注赛事官方公众号与官网。申请表下载链接：https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=6fe19e6e86b54690b2294ff35f8a407c赛题答疑链接https://www.kdocs.cn/l/cumiOibZzhgk

关于长川科技杭州长川科技股份有限公司成立于2008年4月，是一家致力于提升集成电路专用装备技术水平、积极推动集成电路装备业升级的高新技术企业。公司于2017年4月17日在深交所创业板挂牌上市（股票代码300604）。长川科技总部坐落于杭州市滨江区创智街500号。目前，公司员工超4500人，研发人员占比55%以上，在日本、上海、北京、成都、哈尔滨、苏州、内江、长沙、合肥等地设有分支机构，并先后并购新加坡AOI设备制造商STI、日本SATO公司半导体事业部和马来西亚测试设备制造商EXIS。在深耕中国大陆、台湾地区市场的同时，公司海外市场已开拓至美国、英国、德国、韩国、新加坡，马来西亚、泰国、菲律宾等国家，逐步形成全球化布局。长川科技一直致力于自主研发。目前已拥有海内外授权专利超1400项，其中发明专利超430项，构筑了严密的知识产权保护体系。公司先后被认定为高新技术企业、国家知识产权优势企业、工信部“单项冠军”企业、杭州市鲲鹏企业等。作为集成电路测试装备领域的系统解决方案提供商，公司主营产品包括测试机、分选机、探针台、AOI设备，行业深耕多年，技术水平领先，备受行业认可。目前，公司产品已在汽车电子、5G通信、云计算等领域的芯片检测中广泛应用。长川科技企业命题专项奖说明长川科技企业命题专项奖专门用于奖励选择长川科技企业命题的赛队，长川科技企业命题专项奖是初赛奖，由企业专家评出。入围决赛的参赛队伍继续参加大赛决赛奖项评比，与初赛长川科技企业命题专项奖互不冲突。长川科技企业命题专项奖设置·特等奖1队，每队奖金5万元·一等奖4队，每队奖金1万元·二等奖8队，每队奖金0.5万元长川科技-创芯大赛人才招聘政策长川科技鼓励从创芯大赛获奖学生中挖掘人才，并在招聘中提供quickpass政策。具体为：·获全国一等奖及以上学生，可直接录用；·获全国二等奖、三等奖学生，免HR和技术专业面试，直接进入综合面试；·长川科技专项奖等级同全国奖对应等级待遇。组队报名及作品提交链接（创芯大赛官网）赛题目录https://cpipc.acge.org.cn/cw/hp/10赛题清单赛题一测试CMOS图像传感器的高算力异构计算引擎设计赛题二高精度AWG与DGT的杂散补偿算法设计赛题三大翘曲晶圆吸附仿真与吸盘设计优化赛题四跨尺度芯片图像的裂纹缺陷智能检测算法设计赛题一：测试CMOS图像传感器的高算力异构计算引擎设计——面向50MP/200MP摄像头模组量产的CPU+GPU协同海量数据分析系统背景介绍：CMOS图像传感器是一种利用CMOS半导体工艺，将感光单元（将光信号转换为电信号）和外围处理电路（如放大、模数转换等）集成在同一块芯片上的图像捕捉器件。CMOS图像传感器的应用场景极为广泛，已从日常消费电子产品领域，逐步渗透至现代工业生产及科技创新的核心场景。据行业相关报告显示，消费电子领域（以智能手机为核心）是CMOS传感器的最大应用市场；而汽车电子领域则已成为增长速率最快的细分市场，这一趋势主要得益于自动驾驶技术与智能座舱系统的快速迭代发展。与此同时，高端摄像头模组（涵盖手机、车载、医疗等领域）的量产测试环节面临三大核心挑战：分辨率持续跃升、测试工位规模化部署、生产节拍极限压缩。通过设计异构计算软件引擎，可在有限硬件资源约束下，实现海量测试数据的毫秒级精准分析，为生产线提供零误判、高吞吐、可追溯的高品质质检能力。描述及要求：任务前提：所有图像处理基于校正后数据，校正数据请参考calib_params.bin（文件格式说明详见配置文件格式说明.md），校正公式以及暗点，亮点等判定公式详见任务公式.md核心任务：开发跨平台引擎（C++17+CUDA/OpenCL可选），对每路CIS传感器RAW数据执行：任务1：像素级缺陷检测参数算法要求异构优化点暗点/亮点局部自适应阈值（5×5邻域）GPU并行邻域统计坏点定位亮场响应偏离度分析，多帧时序分析（10帧）CUDA核函数：每像素独立判定任务2：噪声与均匀性分析参数算法要求异构优化点时域噪声10帧标准差计算GPU帧间差分+CPU全局聚合FPN空间标准差/均值比GPU分块统计+归约求和均匀性9宫格ROI对比分析CPU管理ROI坐标，GPU计算区域均值任务3：产线决策与追溯生成JSON测试报告（含Pass/Fail判定）异常工位自动标记+缺陷热力图（PNG）动态工位扩展（监控test_config.json配置文件工位变化，无需重启）GPU故障降级（失效时自动切CPU模式）输入/输出规范输入数据类型规格说明图像数据（50MP）N工位×10帧×16bitRAW均匀光源（5000K）图像数据（200MP）N工位×10帧×16bitRAW均匀光源（5000K）配置文件test_config.json工位数/分辨率/阈值/GPU策略，格式详见配置文件格式说明.md标定参数calib_params.bin用于校正原始图像，格式详见配置文件格式说明.md输出报告(cis_report_W{工位号}_{时间戳}.json)详见配置文件格式说明.md性能硬指标指标32工位@200MP64工位@200MP挑战值单次处理耗时≤2.2秒≤2.8秒64工位≤2.0秒(+15%)GPU内存峰值≤40GB≤75GB64工位≤60GB(+10%)吞吐量≥0.45FPS≥0.35FPS持续100帧抖动<8%(+5%)判定准确率暗点/亮点召回率≥99.5%同左误判率≤0.05%(+5%)资源效率GPU利用率≥70%GPU利用率≥65%CPU-GPU负载均衡误差<15%(+5%)硬性约束方案自由：纯CPU/CPU+GPU混合/纯GPU（需论证资源合理性）禁止：GPU方案中CPU空闲率>40%全量加载64工位×10帧数据至GPU显存（需流式分块）核心算法调用商业库高级函数（基础算子需自实现）必须支持：动态工位扩展（8→64工位热切换）GPU故障自动降级至CPU模式GPU负载均衡单工位硬件成本<3万(50MP),单工位硬件成本<6万（200MP）评审得分点（总分100分）维度占比关键细则功能正确性30%暗点/亮点召回率≥99.5%；FPN误差<2%；工位动态扩展无崩溃异构计算优化30%GPU利用率（每+5%+3分)；PCIe传输占比<15%；双GPU吞吐提升≥1.7倍产线实用性30%GPU故障降级；热力图生成<200ms；配置热加载;硬件成本;工程规范10%模块化解耦；单元测试≥80%；DockerCompose一键部署交付物1.核心代码src/cpu/：CPU算法模块src/gpu/：CUDA核函数+内存管理src/hybrid/：负载调度+故障降级控制器CMakeLists.txt（支持-DUSE_GPU=ON/OFF）2.设计文档《异构架构设计说明书》：包含总体架构视图,核心组件与数据流,计算单元详细设计,GPU/CPU任务调度器设计，以及硬件成本说明《GPU优化专项报告》（含nsys性能分析）《故障降级方案》3.验证材料GPU利用率监控截图32/64工位吞吐对比表GPU故障降级测试视频4.部署包docker-compose.ymlbenchmark.sh（自动性能测试）test_data/（标准测试集）配置文件下载由于配置文件较大，文件拆分为三个子包发布。请参赛选手下载完整后再进行解压：Part1(提取密码：20260316):https://fex.hzcctech.com:8012/outpublish.html?code=Af3834e2234e5448b96fc7a59be8eb288Part2(提取密码：20260316):https://fex.hzcctech.com:8012/outpublish.html?code=A219fbc64aa164515b1bc61babcbf017cPart3(提取密码：20260316):https://fex.hzcctech.com:8012/outpublish.html?code=Ac0bf0442c739477e9dd06c86ebda2e90专家答疑邮箱yangzhaohui@hzcctech.net赛题二：高精度AWG与DGT的杂散补偿算法设计背景介绍：1.高精度模拟器件失真对测试测量系统的影响分析在现代测试与测量系统中，任意波形发生器（AWG）和数字采集器（DGT）作为信号生成与采集的核心功能单元，分别依赖于高精度DAC、ADC及运算放大器等关键模拟器件，如图1所示。然而，这些器件存在非线性失真（如INL/DNL）、时钟抖动以及时变噪声等问题，会引入离散杂散信号，导致系统动态范围压缩、误码率升高乃至测量误判。图1AWG与DGT信号链路2.杂散校准技术研究现状与关键挑战现有杂散校准技术可分为传统信号补偿方法与新兴数据驱动方法。传统方法通常依赖于对杂散频谱的先验分析，通过生成反相位信号实现抵消，但难以应对环境扰动（如温度漂移、电源波动）引起的杂散动态变化，校准鲁棒性受限。近年来，深度学习方法尝试通过神经网络（如LSTM、Transformer）直接学习系统非线性映射，实现端到端校准，此类方法在特定场景下展现出较强的非线性建模能力，减少了对硬件先验知识的依赖。但是，如何在提升补偿精度的同时保障模型的稳定性、可解释性与部署效率，仍是当前研究与工程应用中的关键挑战。3.AWG和DGT杂散校准中的关键指标在任意波形发生器（AWG）与数字采集器（DGT）的杂散校准中，以下三项指标被广泛用于评估系统对非理想信号成分的抑制能力，分别反映噪声、非谐波杂散及谐波失真的校准效果。①信噪比（Signal-to-NoiseRatio，SNR）用于表征信号的基波功率与所有噪声总功率的比值（不包含谐波），通常以dB为单位表征。SNR值越高，说明杂散校准对噪声和杂散的综合抑制效果越显著。②非谐波无杂散动态范围（Non-harmonicSpurious-FreeDynamicRange，非谐波SFDR）用于表征信号的基波功率与扣除谐波成分（包含混叠进Fs/2带内的谐波）后最大杂散信号功率的比值，衡量设备对非谐波杂散干扰的抑制能力，通常以dBc为单位表征。非谐波杂散信号是导致非谐波SFDR指标恶化的最主要原因，非谐波SFDR的值越高，说明杂散校准对非谐波杂散干扰的抑制效果越显著。③总谐波失真（TotalHarmonicDistortion，THD）用于表征信号中谐波成分的总功率与基波信号功率的比值，衡量信号的谐波失真程度，通常以dBc为单位表征。谐波类杂散信号是导致THD指标恶化的最主要原因，THD的值越低，说明杂散校准对谐波失真的抑制效果越显著。注：混叠进Fs/2带内的谐波信号纳入考量范围，且谐波成分仅计2、3次谐波。描述及要求：参赛者需基于给定的AWG（任意波形发生器）与DGT（数字采集器）链路系统架构及实际测试采集数据，设计一套预失真校准算法，并实现对应的补偿系数生成模块与预失真补偿模块。最终提交RTL、MATLAB模块代码与算法技术分析文档（分为AWG和DGT），完成对AWG与DGT各自路径中非线性杂散的建模与抑制。赛题将提供少数频点的实际采集数据集（每个频点有6种档位幅度），包含AWG板卡实际输出的时域采样数据、DGT板卡实际采集的时域采样数据。参赛者可自行划分训练（train）与验证（verify）数据子集，建议采用理想正弦激励Asin(2πft)作为参考信号进行误差建模。对AWG，将理想信号与AWG_trainData对齐，训练杂散逆模型；对DGT，将理想信号与DGT_trainData对齐，学习前端非线性映射。本赛题不限制所采用的建模方法，无论是基于传统信号处理，还是新兴的数据驱动方法，均可自由设计与实现。训练完成后，使用赛题中AWG和DGT采集的数据分类剩下的“AWG_verifyData、DGT_verifyData”进行补偿效果测试，以补偿前后的THD、SFDR、SNR收益衡量补偿效果。如图2所示，AWG的补偿效果测试方式为：AWG发出的激励信号经如下路径、高通滤波器(HPF)至频谱仪观测基波信号功率、杂散功率。HPF对基波及2、3次谐波衰减已知，根据上述功率计算对应THD、SFDR等指标；图2AWG杂散功率测试链路如图3所示，DGT的补偿效果测试方式为：DGT使用信源经如下路径、低通滤波器（LPF）至DGT获取到目标数据，从而计算动态性能指标THD、SFDR、SNR。图3DGT杂散功率测试链路4.在赛题中给定ADC/DAC采样率和输入、输出数据信号位宽，完成算法方案设计和RTL、MATLAB模块实现；5.RTL设计需要综合考虑性能和逻辑资源消耗，测试数据完成校准和补偿后的THD、SFDR、SNR需要满足性能指标要求。6.实际测试抓取的数据下载链接（访问密码：20260316）https://fex.hzcctech.com:8012/outpublish.html?code=Adbdfa790f57d4a3bb1b060d6d78410bd评审得分点：1．算法设计与技术分析（占比20%）：所设计的算法必须功能正确，且完全符合题目要求。提交的算法文档须包含完整、详尽的技术分析，包括设计思路、理论推导、关键步骤说明及可行性论证。若算法未实现性能提升，则该文档视为无效。2．代码实现与可复现性（占比20%）：提交的算法代码及仿真结果必须具备良好的可复现性。必须提供完整的MATLAB仿真代码（占比20%）和RTL硬件实现代码（占比10%）。所有代码需能独立运行并生成所述结果。若未实现性能提升，提交的代码将被视为无效，本项得分为零。3．性能指标提升（占比40%）：性能优化效果是核心评价标准，必须实现信噪比（SNR）不劣化，且在传输带宽(80MHz)内任意频点、6种幅度档位内THD和SFDR指标上有显著改善，否则整体算法视为无效，文档与代码均不予计分。具体评分标准如下：3.1THD改善程度（占比20%），以所提供的数据为参考，THD（包含2、3次谐波）需实现以下改善档位：提升≥1dBc，基础达标；提升≥3dBc，中等提升；提升≥6dBc，良好提升；提升≥10dBc，优秀提升；若改善小于1dBc，性能得分为零，且整个方案视为无效。3.2SFDR改善程度（占比10%），无杂散动态范围（SFDR）需满足：提升≥1dBc，基础达标；提升≥3dBc，中等提升；提升≥6dBc，良好提升；提升≥10dBc，优秀提升；若改善小于1dBc，性能得分为零，且方案无效。3.3SNR改善程度（占比10%），以所提供的数据为参考，SNR需实现以下改善档位：提升≥0.5dBc，基础达标；提升≥1dBc，中等提升；提升≥2dBc，良好提升；提升≥3dBc，优秀提升；若SNR指标恶化，性能得分为零，且方案无效。4．校准时间与占用资源（占比20%）：本项评估算法在实际部署中的计算效率与校准收敛速度，重点考察其硬件友好性和实时性能力。具体评分标准如下：4.1校准时间（占10%）：指从启动校准流程到获取最终校准参数所消耗的总时长。若算法涉及自适应校准或迭代优化过程，需明确给出校准所需的迭代次数或时间开销，并与基准方法对比。要求在保证性能提升的前提下，校准过程快速稳定，适用于动态工作场景。4.2占用资源（占10%）：算法应具备较低的计算复杂度和资源开销，适合在嵌入式或FPGA平台高效实现。需在第一项技术文档中分析运算量（如乘法/加法次数、内存占用等），给出LUT、ffs、BRAM、DSP占用情况，并说明优化策略（如流水线设计、并行处理等）。RTL代码应体现合理的时序性能与资源利用率。输出要求：算法分析报告（包含方案选择分析、性能结果数据）；算法定点化实现文档，仿真代码和仿真结果数据；Spurious_CALI与Spurious_COMP模块详细设计文档和RTL代码、MATLAB代码，详设文档需说明针对面积功耗所采取的优化措施和取得的结果，此外还需提供测试数据补偿后的指标改善结果、杂散校准训练时间、以及补偿系数计算需要的逻辑资源；Spurious_CALI与Spurious_COMP模块验证环境、验证用例、验证报告；提供IP的性能、面积、功耗评估数据，使用工艺库评估需标明工艺库，RTL代码中涉及的存储单元可以根据需要自行调用对应工艺库的RAM库；专家答疑邮箱yangzhaohui@hzcctech.net赛题三：大翘曲晶圆吸附仿真与吸盘设计优化背景介绍：在芯片堆叠（Chiplet）等先进封装领域，随着芯片集成度的不断提高和“后摩尔时代”技术路径的演进，晶圆正朝着更大尺寸、更薄厚度和更复杂多层结构的方向发展。特别是以芯粒为代表的异构集成技术（HeterogeneousIntegration），将不同工艺、不同功能的芯片裸片（Die）通过先进封装技术进行堆叠与互连，这进一步加剧了晶圆结构的非均匀性与三维复杂性。这一趋势导致晶圆在制造过程中的热-机械应力失配问题愈发突出，从而产生显著的翘曲（Warpage），翘曲量通常可达毫米级别。探针台（Prober）是芯片电性测试的核心设备，其通过精密真空吸盘（Chuck）固定晶圆，并驱动探针卡（ProbeCard）上的微型探针与晶圆上每个芯片的焊垫（Pad）或凸块（Bump）进行精准接触，以完成电学参数测试。传统探针台的吸盘与测试算法基于“理想刚性平面晶圆”的假设，其吸附策略、对位系统和接触力控制均针对平坦或微翘曲晶圆优化。当面对大翘曲晶圆时，探针台在测试环节将面临严峻挑战：晶圆表面高度的剧烈变化导致探针接触失效；翘曲使基于机器视觉的自动对位系统出现误判，聚焦偏差和坐标提取错误导致探针偏离焊盘；接触压力不均引起接触电阻大幅波动，破坏高频或大电流测试的信号完整性。因此，开发能够自适应大翘曲晶圆的新一代智能真空吸盘及其控制策略，已成为提升先进芯片测试能力的关键。而解决此难题的首要步骤，是建立能够精准预测吸附过程中力学行为的仿真模型，即一个高保真的流固耦合（Fluid-StructureInteraction,FSI）瞬态动力学仿真模型。该模型可以准确描述吸附过程中的大变形行为、晶圆与吸盘的接触非线性，以及气隙流程与结构变形的双向耦合作用，为后续优化吸盘结构（如分区气压控制、柔性界面设计）和制定智能测试序列的制定提供基础。本赛题旨在引导参赛者攻克上述仿真难题，为后续面向测试应用的吸盘创新设计与智能测试策略奠定坚实的数字孪生基础。描述及要求任务：翘曲晶圆真空吸附瞬态动力学仿真模型开发1.物理过程与仿真目标图4翘曲晶圆真空吸附瞬态动力学仿真模型示意图真空吸盘吸附对象是12寸的翘曲晶圆，初始状态下晶圆呈现给定的翘曲形态（例如中间凸起的“哭脸”或中间凹陷的“笑脸”），翘曲量≤3mm。如图4中典型案例所示，“笑脸”晶圆悬置于真空吸盘上方，两者之间存在不均匀的气隙。当真空发生器开启后，其控点传感器记录的压力迅速降至设定值（如-90kPa），压力变化通过管路结构传递至吸盘内部的气孔和沟槽。在上下表面压力差的作用下，晶圆开始发生弹性变形，逐步向吸盘表面贴合。最终，晶圆与吸盘达到力学平衡，晶圆被稳定吸附在吸盘上，接触压力分布、晶圆内部应力分布以及晶圆形态趋于稳定，整个吸附过程的时间尺度约为100毫秒（图5）。图5“笑脸”翘曲晶圆边缘上一点的运动曲线仿真目标是构建一个高保真的瞬态仿真模型，能够复现上述物理过程，并准确预测以下关键输出：吸附过程中晶圆变形随时间演变的动画；晶圆与吸盘之间接触压力分布的时空演化；晶圆内部的应力分布，识别最大应力位置和数值；达到稳定吸附状态所需的时间；以及吸附稳健性指标，如接触面积比、最大应力是否超过材料屈服强度等。2.建模方法（供参考）流体域经过初步仿真计算，初始时刻吸盘气孔处最大流速大约有300m/s，因此需要考虑空气的可压缩性。固体域晶圆视为线弹性薄板，在压力载荷下产生非线性大变形。流固耦合界面条件流体压力与粘性应力作为面力施加与晶圆表面：n为界面法向单位矢量。运动的连续性条件为：流体域与固体域网格划分推荐采用动网格/ALE方法描述流固界面变形；ALE方法核心是引入任意拉格朗日–欧拉坐标系，通过坐标变换关联流体运动与网格变形，其数学表达为坐标变换方程：式中：为ALE坐标系下网格节点的瞬时位置矢量，为初始时刻（t=0）网格节点的拉格朗日位置矢量，为网格节点的物质坐标（固定不变），网格节点的瞬时位移矢量。考虑到吸附过程中晶圆与吸盘之间的间隙会逐渐缩小至零，需重点设置网格自适应变形策略，避免网格畸变导致仿真收敛失败。3.已知结构与边界条件主办方将提供以下输入数据与模型，供参赛者建立和校准仿真：·多种翘曲形态的晶圆几何模型（如“笑脸”和“哭脸”形变），并给出相应翘曲量的三维坐标数据或数学描述；·晶圆材料参数（仅供参考，以附件为准）：弹性模量(E)泊松比(ν)密度(ρ)弯曲强度热膨胀系数（CTE）比热容(Cp)热导率(k)25GPa0.222.1g/cm³120MPa18ppm/°C1.4J/(g·K)1.2W/(m·K)·吸盘几何参数（仅供参考，以附件为准）：总直径总厚度吸附直径保留宽度气孔总数量槽口宽度305mm12mm278.8mm13.1mm135个0.8mm8寸吸附区12寸吸附区气孔深度气孔直径真空发生器气孔深度气孔直径真空发生器33mm0.8mm独立44.65mm33mm独立·晶圆吸附气体流动示意图：图6晶圆吸附气体流动示意图·吸附流程：阶段1系统管路连接完毕；真空发生器未通气，无真空产生；仅通过重力，晶圆放置在真空吸盘上正中心；阶段2打开真空发生器通气阀门，真空发生器通气；真空产生，晶圆完成吸附·真空发生器不同真空度下流量：真空度kPa0102030405060708090真空流量Nl/s16.87.55.43.31.951.51.050.750.30·真空发生器不同真空度下抽真空时间：真空度kPa102030405060708090抽真空时间s/L0.0070.020.040.080.150.230.330.531.33在实际模型中，真空发生器直接连接真空吸盘，不用考虑流量计对系统流动的影响，但需要考虑真空气管的影响（见附件的三维模型）。·用于校准的实测曲线实测校准数据针对其中一种翘曲形态的晶圆，主办方将提供完整的实验测试数据，包括晶圆边缘指定点的垂向位移随时间变化曲线。预测验证数据主办方将提供另外3～5种不同翘曲形态的晶圆几何模型及相应的边界条件，但不提供其实测结果。评审得分点序号评审项目要求说明1仿真结果准确性（50分）考虑空气可压缩性，定义晶圆与吸盘间的摩擦接触，处理晶圆大变形几何非线性。在当前型号真空发生器参数下，不同晶圆(5种)仿真结果定性正确：5片趋势一致20分4片趋势一致15分3片趋势一致10分其它0分以A晶圆为研究对象，定量研究吸附最小真空度最小误差：＜5%30分＜10%20分＜20%10分其他0分2仿真效率（30分）参考算力：CPU：56核内存通道数：16不允许GPU加速单算例定义：从获取完整仿真输入信息到仿真计算出结果(仿真全流程)完成单算例耗时：＜6小时/case30分＜24小时/case20分＜72小时/case10分＞72小时/case0分3模型通用性（20分）1、参数化适应性：模型是否支持参数化输入（如尺寸、材料、载荷）并能快速重运行2、工况覆盖范围：模型能否适用于多种工作条件3、几何兼容性：是否适用于不同几何构型4、材料可扩展性：是否支持多种材料四项评分标准每满足一项加5分输出要求综合技术报告（PDF格式）：详细描述一项任务的完整方案、实施步骤、所有结果与分析。包含方法原理图、仿真设置截图、结果曲线图（如位移-时间曲线、应力分布云图）、数据表格等。包含“模型验证与误差分析”专门章节。包含团队分工、项目总结与展望。数字模型与数据文件：完整仿真模型文件（商用软件）、计算程序，以及所有用于仿真的输入数据和处理后的输出数据。仿真结果展示视频（可选但建议）：一段不超过3分钟的短视频，动态展示翘曲晶圆吸附过程的仿真动画，并突出关键结果。本赛题附件下载链接（访问密码：20260316）https://fex.hzcctech.com:8012/outpublish.html?code=A05246c109b834ff0bb24d24764818244专家答疑邮箱：tongzhongyao@hzcctech.net赛题四：跨尺度芯片图像的裂纹缺陷智能检测算法设计背景介绍：在半导体制造与封装测试环节，芯片表面裂纹（Crack）是导致器件失效的关键缺陷之一，微裂纹引发的早期失效可能导致严重的安全事故。裂纹的产生通常源于多物理场耦合应力，主要成因包括：热应力失配（ThermalMismatch）：芯片材料、基板与封装材料的热膨胀系数不一致，在回流焊或温度循环测试中产生剪切应力，导致界面开裂。机械损伤（MechanicalStress）：晶圆减薄、划片过程中的机械振动，或搬运过程中的微碰撞，易在芯片边缘或应力集中区产生微裂纹。工艺缺陷（ProcessDefects）：金属层沉积不均、通孔填充空洞等前道工艺问题，在后道封装应力释放下扩展为宏观裂纹。此外，随着芯片工艺制程的进步及封装形式的多样化，自动光学检测（AOI）设备面临的图像数据呈现出极端的尺度变化特征。一方面，不同检测机台、不同放大倍率下采集的芯片图像分辨率差异巨大；另一方面，裂纹缺陷本身的形态跨度极广，既存在肉眼难以察觉的微细裂纹，也存在贯穿芯片的宏观断裂，如图7所示：图7图像数据中多尺度缺陷示意图传统的深度学习检测模型通常基于固定输入分辨率设计，难以同时兼顾极大分辨率图像中的微小目标检测与极小分辨率图像中的全局上下文理解。当图像分辨率跨度超过百倍、缺陷尺寸跨度超过千倍时，常规的特征金字塔或多尺度训练策略往往失效，导致微小裂纹漏检或宏观裂纹定位不准。本题目基于真实场景下的极端尺度数据，要求参赛队伍设计具备强泛化能力的智能检测算法，能够同时解决“大图小缺陷”难发现、“小图大缺陷”难定位的行业痛点，提升芯片缺陷检测的准确率与鲁棒性。描述及要求:参赛队伍需设计并实现一个能够适应极端尺度变化的芯片裂纹检测算法，具体任务及要求如下：1.核心任务构建一个基于可工业落地的AI缺陷检测算法，输入为不同分辨率的芯片图像，输出为裂纹缺陷的位置信息（可选择性构建目标检测或者实例分割算法模型）。算法需在不针对单张图像单独调整超参数的前提下，实现对全尺度范围数据的有效检测。2.数据尺度约束算法必须能够处理以下极端尺寸范围的数据，且保证性能稳定：a.图像尺寸范围（数据集全为单通道的灰度图样本）：最小输入图像：59×46像素最大输入图像：7465×9263像素要求：设计的检测算法需兼顾不同的输入图像尺寸，例如设计有效的高效的图像分块或弹性缩放等策略。b.缺陷尺寸范围：最小缺陷尺寸：1×3像素（微细裂纹）最大缺陷尺寸：3947×3703像素（宏观断裂）要求：需解决极小目标特征消失及极大目标感受野不足的问题。c.缺陷类型：仅针对Crack（裂纹）类别进行检测。3.功能与性能要求a.检测精度：总体上需保持较高的检测精度微小缺陷（目标宽度≤5像素或面积≤50像素²）上需保持较高的召回率极大缺陷（目标面积≥300x300像素²）上需保持较高的定位精度b.检测跨度能力：模型应自适用于不同分辨率的输入（涵盖59×46至7465×9263尺度的图像样本）。c.推理效率：对于常规尺寸图像（如≤2048×2048），单张推理耗时应<100ms。对于超大尺寸图像（最大尺寸7465×9263），需设计合理的推理或加速机制，单张推理总耗时应<2s。注：推理耗时包含预处理、模型前向传播、后处理全流程，但不包含数据加载时间，后续主办方会统一在英伟达4080显卡上统一校验推理速度。d.资源消耗：显存/内存占用需合理，支持在主流GPU服务器环境下运行(训练推理时消耗总显存<16G)，鼓励进行模型轻量化设计。评审得分点：检测性能（40%）极小缺陷检测能力（10%）：针对所有极小裂纹，召回率（Recall）是核心考核点。若漏检率高，此项得分大幅扣除。极大缺陷定位精度（10%）：针对所有极大裂纹，考核平均边界框交并比（meanbboxIoU），要求边界贴合紧密。综合精度（10%）：全测试集上的mAP50排名（实例分割与目标检测均按照bboxmAP来计算）。推理耗时（10%）：全测试集上的平均推理耗时。技术方案创新性（30%）跨尺度架构设计（15%）：是否提出了新颖的多尺度特征融合机制、动态分辨率策略、注意力机制或切片推理算法来解决尺度跨度问题。小目标增强策略（10%）：针对极小缺陷，是否有特殊的损失函数设计、数据增强或超分辨率辅助手段。算法复杂度优化（5%）：在保证精度的前提下，是否对计算量进行了有效优化。代码完整性与工程化（20%）代码规范与复用性（20%）：代码结构清晰（包含数据集前后处理、模型算法训练、样本推理及可视化等），接口定义明确，具备良好的代码编写风格。设计报告与答辩（10%）文档质量（5%）：技术报告逻辑严密，对极端尺度问题的分析深入，实验对比充分。现场演示（5%）：视频或现场演示流畅，能够直观展示算法对大小尺寸图像的处理能力。输出要求：源代码包：①需包含完整的数据预处理、模型训练、推理评估脚本。②提供requirements.txt或Dockerfile以确保环境可复现。③代码中需包含关键算法模块的注释。模型权重文件：提供在验证集上（自行划分）表现最佳的模型参数文件（如.pth,.onnx等）。技术设计报告（Word、PDF格式）：包含方案架构图、解决跨尺度问题的核心思路、优化加速策略、实验数据对比、误差分析及结论。测试结果文件：按照组委会提供的格式模板，提交对测试集的预测结果以及每张测试集图片的耗时记录文件（JSON格式）以及测试结果推理生成脚本，需要使用2中的权重文件测试结果可以复现。备注：赛题提供包含上述尺度范围的数据集用于模型的训练与验证。参赛队伍需注意数据隐私，不得将数据集公开传播。数据集下载链接（访问密码：20260316）：https://fex.hzcctech.com:8012/outpublish.html?code=A1376243fd0dc464ab90e3d7ed2cf5c11

关于格科微电子格科微有限公司（股票代码：688728）成立于2003年，总部设于中国上海，在全球拥有9个分支机构。主营业务为CMOS图像传感器和显示驱动芯片的研发、设计、制造、封测和销售，产品主要应用于手机，同时广泛应用于平板电脑、笔记本电脑、穿戴设备、移动支付、汽车电子等消费电子和工业应用。格科采用Fab-Lite经营模式，成为了芯片设计在上海张江，工艺研发和部分晶圆制造在上海临港，特色封测在浙江嘉善的半导体全产业链集团。“格物致知，盈科后进”。格科凭借出色产品、创新技术和全球影响力，获评十大中国IC设计企业、CMOS图像传感器制造业单项冠军和高新技术企业等。未来，公司将不断巩固和提升在CMOS图像传感器和显示驱动芯片等领域的竞争力和影响力，持续为客户、员工、股东以及所处产业链创造价值，致力于成为受人尊敬的世界一流影像整体解决方案提供商。格科企业命题专项奖格科企业命题专项奖专门用于奖励选择格科企业命题的赛队，由企业专家评出。格科企业命题专项奖是初赛奖，入围决赛的参赛队伍继续参加大赛决赛奖项评比，与初赛奖项互不冲突。奖项设置格科微电子企业命题一等奖：2支队伍，每队奖金1万元；格科微电子企业命题二等奖：8支队伍，每队奖金5千元；格科-创芯大赛人才政策格科微电子（上海）有限公司希望从创芯大赛获奖学生中挖掘人才，并在招聘中提供快速通道。参加创芯大赛的获奖学生，投递芯片类岗位：获全国二等奖三等奖学生，可以免笔试；获一等奖及以上学生，可直接进入综合面试；格科专项奖等级等同全国奖对应等级待遇。赛题目录序号赛题名称1应用于CMOS图像传感器的多通道低功耗单斜ADC电路设计2片上低功耗低抖动SerDes发送端电路设计与实现3低功耗低失调的DAC4应用于CMOS图像传感器PDsensitivity补偿的插值采样点选取方法优化5ROM的编码与硬件实时解码的实现6高动态范围、小像素尺寸的图像传感器像素性能优化赛题一：应用于CMOS图像传感器的多通道低功耗单斜ADC电路设计赛题背景图像传感器（CMOSImageSensor，CIS）芯片广泛搭载于智能手机、平板电脑、便携式相机等电池供电设备，这类场景对续航能力要求严苛。随着消费电子领域5000万像素以上高像素技术普及，以及高动态高帧率的需求升级，CIS芯片中模数转换器（Analog-to-DigitalConverter，ADC）速度和精度持续提升，伴随而来的是功耗大幅增加。在CIS系统中，通常要求在一行像素的读出时间内完成当前行所有像素的量化，为实现速度和功耗的折衷，目前广泛采用列并行的多通道单斜ADC结构，这对ADC的面积有较为严格的限制，如何在有限面积内实现高精度，低功耗的性能指标成为当今CIS芯片技术发展的重要课题。赛题内容及要求1.设计一款支持4000个通道数据处理的多通道低功耗单斜ADC（阵列），如图中蓝框所示，包含斜坡产生电路，比较器，计数器三个模块，完成电路及版图设计。2.所有通道的输入均为低频电压信号（在转换时间内可近似为直流信号），电压变化范围为1V3.提供三个理想输入信号，理想电流源和理想电压源大小可以根据实际需要调整，理想时钟不超过1GHz。4.ADC精度要求为12bit(分辨率),单通道平均电流不大于6uA(只包含前端像素电路的偏置电流和比较器电流，越低越好)，计数器总功耗不超过20mw,一行的量化处理时间不大于5μs，像素负载电容cp等于2pF,像素中的SF管gm等于15uS(详见额外说明一)5.假定信号为Y方向输入，则ADC主体电路版图在X方向总长度≤8960μm（单通道≤2.24μm），Y方向长度不限，但越小越好。6.建议使用特征尺寸≤65nm的工艺设计，可采用电源电压为2.8V/1.8V/1.2V(或者适配工艺条件的电源电压)。额外说明一Cgd=0.1f,cfd=1.5f,cp=2p,SF的gm=15us一次完整行时间不超过5us，包含复位，ref建立，ref量化，sig建立，sig量化五个阶段，其中ref量化精度为8bit，sig量化精度为12bit利用ipwl模拟PD中的信号额外说明二通常电路中会存在贯穿整个ADC阵列的global信号线，通常情况下这些信号线会与local信号线有耦合电容，这些电容中有的是电路固有的，有的是layout带来的。当第k,k+1,k+2列的local信号线上的电压有波动时，其会通过耦合电容影响global信号线，最终对其他列带来影响。这些global信号线是列间串扰的来源之一。评审得分点1.电路设计及仿真，完成仿真报告，仿真报告至少包含以下内容，以后仿(需要考虑PVT)结果为准(40分)：(1)不同模拟增益(1/2/4/8/16/32倍)下ADC的线性度仿真，分析非线性来源，并进行优化(2)不同模拟增益(1/2/4/8/16/32倍)下ADC的噪声仿真，分析噪声来源，并进行优化(3)不同模拟增益(1/2/4/8/16/32倍)下ADC的电源抑制比仿真，分析电源噪声的影响路径，评估电源噪声的影响大小，并进行优化2.版图设计（15分）：满足题目要求，总面积尽量小。3.多通道性能表现（10分）：针对通道之间的数据一致性及列间串扰进行仿真分析。(1)考虑不同通道之间的器件失配带来的影响(2)考虑特殊场景下的列间串扰(详见额外说明二)4.设计的新颖性（10分）：ADC结构选择及电路设计具有创新性。5.综合指标竞争力（15分）：ADC综合指标具有竞争力，根据FoM进行评估。6.关键指标竞争力(10分)：单通道平均电流小于3uA(只包含前端像素电路的偏置电流和比较器电流)赛题目标1.能够分析出课题主要设计要点，完成从前期调研到后期的后仿验证全部过程，完成设计报告，报告中包含所有课题内容；2.设计结果必须功能正确，最好能够与实验室固有研究课题相结合，使面积、功耗以及速度性能综合评分能够与调研结果可比；3.能够针对设计中遇到的问题，合作思考解决，设计中有一定的设计创新之处。输出要求1.设计报告，包括调研分析、原理图、版图、仿真结果等。2.设计中的难点分析和解决方法。赛题答疑链接https://www.kdocs.cn/l/cbUo3hAbHyeN赛题二：片上低功耗低抖动SerDes发送端电路设计与实现赛题背景高速接口电路是许多高集成度芯片的主要输入/输出形式，在芯片之间以几百Mbps到几十Gbps的速度传输串行数据，可以快速高效地实现芯片之间的数据通信，在图像、显示、存储等需要大规模数据交互的应用中已经成为必不可少的电路模块。完整的高速接口电路通常包括发送端、传输信道、接收端三个部分组成，三个部分需要在协议和电气特性上保证一定的一致性和匹配性。高速接口传输的实现方式是多样的，常见的包括差分输出（LVDS,CML,MIPID-PHY），三态输出(MIPIC-PHY)，PAM4输出，不同的输出形式其电路结构和特性也存在一些差异。此外，一个完整且功能正常的Serdes发送端，离不开一个高性能的锁相环(PLL)。PLL作为频率合成器，将低频参考时钟倍频到串行比特率所需的高频，通过其反馈环路和滤波特性，产生精确、低抖动的时钟，用于控制并行数据到串行数据的精确转换。PLL的性能（尤其是其输出时钟的抖动）直接决定了整个Serdes发送信号的质量（低眼图抖动）和系统的误码率性能。在图像传感器芯片应用中，高速接口电路的设计受到工艺、功耗和面积等因素的限制，同时需要考虑ESDEMI/EMC等性能可靠性问题，使得低功耗低抖动的高速接口电路设计成为产品升级过程中的一个重要技术突破点。赛题内容及要求完成一个4lane输出的低功耗高速Serdes发送端电路的原理图和版图设计，包含并串转换（Serializer）、时钟生成（PLL）、驱动级（Driver）以及前馈均衡（FFE）。传输形式不限，要求PVT后仿真单lane等效输出数据率大于等于8Gbps（TT/FF/SS，-40~85℃，VDD±10%），输出阻抗50Ω，要求输出信号摆幅≤VDD/2;设计一个环振PLL作为发送端的时钟生成模块(振荡器输出频率fosc自定、架构不限)，输入参考频率≤24MHz，并设计时钟分频模块以产生发送端电路中用到的所有不同频率、不同相位的时钟信号；使用特征尺寸≤65nm的工艺设计，若采用先进工艺，面积和功耗等指标要求会酌情提高；规定单lane的输入并行数据为8位；考虑接口的ESD性能，所设计电路和版图需包含合理的ESD电路；仿真时在输出端加上2pF电容模拟PAD封装等对输出负载的影响；需要设计均衡电路（类型不限），分别给出带有信道负载模型的情况下开关均衡电路时的输出波形和功耗对比（使用提供的信道模型）；对通过信道负载模型输出的信号波形进行眼图叠加和抖动分析，说明抖动来源（输入数据给PRBS15pattern）；给出最终设计的模块功耗分布和功耗效率（pJ/bit）。赛题二附件：模型12inch下载链接：https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=81b9a429f9154986a9019fc6ee9d08af评审得分点完成电路及版图设计，输出完整报告（40分）,包括电路（10分）和版图（10分）的设计、建模和分析过程（10分）、仿真结果（10分）等;PVT下后仿输出数据率≥8Gbps/lane；（10分）合理的版图布局，版图面积≤0.2mm2，此要求针对的特征尺寸为65nm，如使用更先进工艺，要求会酌情提高；（10分）整体电路的后仿功耗效率≤1.5pj/b，此要求针对的特征尺寸为65nm，如使用更先进工艺，要求会酌情提高；(10分)时钟方案的设计，给出相应的架构框图或数据流图，具体说明PLL振荡器的输出频率以及串化器用到的所有时钟频率和相位；(5分)要求PLL锁定时间≤10us，后仿RMS积分抖动（积分区间10k~100MHz）≤10ps，电源叠加1MHzVp-p=5%VDD正弦波噪声时的确定性抖动峰峰值≤100ps@fosc；（10分）均衡电路的设计和分析；（5分）要求最终发送端经过信道后的输出眼宽≥0.5UI。（5分）ESD电路的设计和分析；（5分）注：以上得分点满足指标得满分（如受益于先进工艺则指标要求酌情提高），如不满足指标视情况得部分分数。赛题目标能够分析出赛题主要设计要点，完成从前期调研到后期的后仿验证全部过程，完成设计报告，报告中包含所有赛题内容；设计结果必须功能正确，最好能够与现有研究课题相结合，使功耗、面积以及速度性能综合评分能够与调研结果可比；能够针对设计中遇到的问题，合作思考解决，设计中有一定的设计创新之处不限输出形式（差分、三态、PAM4），不限电路架构（全速率、半速率、1/4速率），传输信道负载模型使用提供的信道模型。PLL不局限于典型的基于电荷泵的Ⅱ型PLL架构，可以自由发挥，符合赛题内容及要求即可。赛题输出电路设计报告，包括调研分析、原理图、版图截图、功能和功耗仿真等（原理图，版图，时钟方案选择，ESD电路，功能正确速度达到要求，均衡功能及仿真结果，带信道负载模型仿真对比），如果有数字模块，需要附上数字代码。输出眼图和抖动仿真结果与分析，以及功耗分布和功耗效率仿真结果。设计中的难点解决与团队合作过程心得小结。赛题答疑链接https://www.kdocs.cn/l/cbUo3hAbHyeN赛题三：低功耗低失调的DAC赛题背景源极驱动器(sourcedriver)或者列驱动器(columndriver)是DisplayDriverIC(DDIC)中重要的组成部分。它通过一个基准产生若干个灰阶(gamma)电压，源极驱动器的作用则是将输入的数字信号转化为显示面板所需要的电压信号，因此可以将整个系统等效为一个DAC电路。与常规DAC相比，因其需要较强的驱动能力，往往需要加上一个单位增益buffer驱动面板。随着显示技术的发展，一方面移动设备显示屏分辨率逐步提升，源极驱动器往往需要集成上千个通道，单个通道的面积、功耗对整个DDIC的面积、功耗影响很大；另一方面，消费者对高刷新帧率的追求也使得源极驱动电路需要更强的驱动能力；并且随着屏幕画质要求的提高，对源极驱动器输出电压的精度也提出了更高的要求，这需要产生gamma的静态基准需要较低的失调以及驱动器DAC(+Buffer)需要更快的速度和更低的失调。由于在一些特定工艺（如改进nsub工艺）无法提供高性能的BJT，传统基于BJT的带隙基准源无法实现。针对传统实现低失调基准的方案有chopping、auto-zero，但chopping、auto-zero需片外或片内产生时钟，而OLED等高精度面板对源极驱动器的输出纹波较敏感。因此，如何在不牺牲面积、功耗的情况下，提高基准的精度以及源极驱动电路的分辨率、精度和速度成为一项亟需解决的电路设计难题。赛题内容及要求整个赛题分为两个章节：章节一：低失调的基准源设计完成基准源电路的原理图和版图设计；电源电压2.8V，基准源稳定输出1.2V；只可采用MOS管、poly电阻（不能使用BJT等特殊器件），不采用片内、片外时钟；功耗<50uA;温漂系数<10ppm/℃@(-45℃~125℃）;输出电压线性调整率<40uV/V@(2.3V~3.3V);分析电路简并状态并仿真出简并点；失调电压：3σ<1.5mV(w/otrimming);3σ<0.2mV(w/trimming);PSRR:<-110dB@DC,<-80dB@10MHz；整体面积<15,000um2；建议采用65nm及以下CMOS工艺。章节二：低功耗低失调的DAC设计基于65nm及以下CMOS工艺，完成应用于显示驱动芯片(DDIC)uA级功耗DAC设计和版图设计；需要给出所有工艺角(TTSSFFSFFS)、温度-40°C~125°C、标称电源电压±10%范围内的仿真结果；DAC电路的分辨率为11bit，输入为11位低压（VDD<=1.2V）数字信号，输入基准电压VH=1.2V(可直接使用章节一基准)/5V(需要在章节一的基准上实现)，输出电压范围0.2-5V，即1LSB=2.3mV；线性度方面要求DNL<0.5LSB，INL<1LSB；整体电路的失调(需要考虑任何可能产生失调的部分)在未使用失调消除技术前offset<10mV(3sigma)，失调消除后offset<1mV(3sigma)，失调消除技术不局限于chop；负载为五级RC串联接地，其中每一级R=10kohm，C=6pF，电路输出端电压从0.2V-5V-0.2V跳变时，上升时间Tr（1%-99%）和下降时间Tf（99%-1%）均<0.6us；整个DAC单元电路版图面积<2500um2(会根据实际使用工艺酌情提高/放宽该要求)，版图X方向pitch<=20um，静态功耗<1uA（不包含用电阻串分压产生输入电压等基准上的消耗功耗）。评审得分点章节一共计50分：1.1.完成电路及版图设计，输出完整设计报告；（10分）1.2.功耗<50uA；（5分）1.3.温漂系数<10ppm/℃;(-45℃~125℃）；（5分）1.4.输出电压线性调整率<40uV/V@(2.3V~3.3V)（5分）1.5.简并点分析及仿真（5分）1.6.失调电压：3σ<1.5mV(w/otrimming);3σ<0.2mV(w/trimming)；(10分）1.7.PSRR:<-110dB@DC,<-80dB@10MHz；（5分）1.8.版图面积<15,000um2；(5分）除失调外，以上指标需要给出所有工艺角(TTSSFFSFFS)、温度-40°C~125°C、标称电源电压±10%范围内的仿真结果；章节二共计50分：2.1.完成章节二要求1得15分；2.2完成章节二要求2得5分；2.3.完成章节二要求3得5分；2.4.完成章节二要求4得5分；2.5.完成章节二要求5得5分；2.6.同时完成1,2,3,4,5指标前提下(40分)，功耗最低+5分，面积最优+5分；2.7.使用mim电容扣5分；2.8.架构创新+5分，电路创新+5分。赛题目标检索文献，对比无BJT和有BJT带隙各种结构的优劣；对比实现驱动单元电路的架构优劣（架构不局限于：电平转换器(levelshifter)+中压DAC+中压Buffer/低压DAC+中压Buffer）；理论分析出达成赛题指标的关键因素；搭建电路，仿真迭代电路各项指标，并与分析计算值对比；绘制完整版图，进行后仿真，并与前仿指标进行对比。赛题输出完整的设计报告（word及PPT文档，其中，word文档为详细设计报告，PPT文档为演示报告），包括电路图截图、版图截图、关键电路管子尺寸、详细理论分析、计算结果、仿真截图、计算值仿真值对比表、简并点分析及仿真、详细trimming方案等。各工艺角下的管子工作状态(包含VGS/VDS/VTH/饱和/线性/亚阈值区等信息)的文档。赛题答疑链接https://www.kdocs.cn/l/cbUo3hAbHyeN赛题四：应用于CMOS图像传感器PDsensitivity补偿的插值采样点选取方法优化赛题背景在CMOS图像信号处理器（ISP）的成像链路中，基于标定的补偿算法是修正传感器固有缺陷、提升画质的核心环节，典型包括镜头阴影（LSClensshadingcorrection）补偿、像素串扰（PDxtalkcorrection）补偿及像素灵敏度（PDsensitivitycorrection）补偿等。其中，PDsensitivity补偿针对PDAF（相位对焦）像素与周围正常像素的固有亮度差异问题，需通过精准标定与拟合算法生成补偿模型，确保在后续ISP处理（如白平衡、伽马校正）前消除亮度偏差，以保障图像均匀性。？PDsensitivity补偿的核心载体是随色温变化的二维map图：在标定阶段，需通过多色温条件下的实测数据，构建覆盖全像素阵列的灵敏度补偿映射关系；而拟合算法的性能直接决定map图的精度、存储开销与实时调用效率。传统拟合方案（如多项式拟合、插值算法）存在复杂度与精度难以平衡等问题，亟需设计更简单高效、鲁棒性更强的拟合方案，以适配消费电子、智能驾驶等场景对CMOSISP低延迟、高画质的严苛要求。因此，采样点位置的选取方法与利用这些采样点重构信号的插值方式，成为ISP设计中的一个重要环节。本题通过把工程问题抽象化，成为数学问题，进而提出算法问题。赛题内容及要求本赛题旨在寻求一种通用的算法过程，能够智能地根据给定的输入输出曲线，自动算出一系列的采样点，使得从这些采样点恢复的曲线与原曲线尽可能地相同。例如：给定曲线Y_FULL为下图中实线部分，希望算法算出X轴上的若干采样点，从采样点再插值得出的曲线Y_INTP为虚线部分，使Y_FULL与Y_INTP尽可能地相同。赛题四附件-下载链接：https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=69827383a6f04e9da885a17276a800fa基本任务请给出一种算法过程，实现以下功能：输入：X_FULL[]，Y_FULL[]，L。输出：X[L]，RMSE。对任意的，定义在定义域X_FULL∈[0,RANGE_FULL]（其中RANGE_FULL=2^BIT_FULL-1，长度RANGE_FULL，BIT_FULL为正整数，X_FULL值均为整数)上的实向量Y_FULL，有映射F，满足Y_FULL=F(X_FULL)；根据指定的长度L(BIT_FULL<=L<=2^BIT_FULL-1为整数)，请给出一个长度为L的整数向量X[L]，其中X[0]=0，X[L-1]=2^P_FULL-1，要求X[L]中的值从小到大排列且各不相同，并满足向量X中各个值的间距为2的整数次幂（包含2^0），通过Y=F(X)得到向量Y[L]，对Y进行线性内插值（赛题提供插值函数）得到Y_INTP，使得Y_FULL与Y_INTP的均方根误差RMSE值尽量地小。(RMSE=SQRT(MEAN((Y_FULL-Y_INTP)^2)))。注：(1)从X_FULL到Y_FULL的映射F不一定是显式函数。(2)算法需自动适配各种映射，其中X与Y与L均不超过int范围。(3)X[L]中值的间距可以不限次数地重复。例如：定义域X_FULL=[0,1,2,3,4,5,6,7,8,9,10,11,12,13,14,15]，L=6。向量Y_FULL=[0,1,4,9,16,25,36,49,64,81,100,121,144,169,196,225]。通过算法可得出向量X=[0,1,2,3,7,15]，其间距为[2^0,2^0,2^1,2^2,2^3]。从而有Y=F(X)=[0,1,4,9,49,225]，Y_INTP=[0,1,4,9,19,29,39,49,71,93,115,137,159,181,203,255]。RMSE=8.389。进阶任务在基本任务中的线性内插值方法改为二次B样条插值（赛题提供插值函数），其余条件不变。1、算法不能调用算法过程不明确的模块或函数。2、编程语言为C、C++、Matlab或Python。赛题提供C版本的库函数和测试映射（约10组）。评审得分点1.（基本任务）按RMSE和算法时间复杂度，综合作为考核指标；2.（进阶任务）按RMSE和算法时间复杂度，综合作为考核指标；赛题将提供题目所需的线性内外插值、二次B样条插值函数，提供部分测试函数F。考核时用选手算法跑各类函数与定义域范围，综合RMSE指标越小得分越高，时间复杂度越小得分越高；4.最终得分权重占比：基本任务50%+进阶任务50%。赛题目标1.完成从算法调研到算法实现及验证的全部过程，完成算法描述文档；2.能够针对赛题中遇到的问题，合作思考解决，算法有一定的创新之处。赛题输出1.算法相关的原始代码及详细的算法描述文档；2.算法仿真结果（相关数据指标等）；3.设计中的问题解决与团队合作过程的心得小结。赛题答疑链接https://www.kdocs.cn/l/cbUo3hAbHyeN赛题五：ROM的编码与硬件实时解码的实现赛题背景在CMOS图像传感器应用中，芯片上通常会包含一块ROM，用于存储一些和芯片个体强相关的内容（如静态坏点标定、shading曲面标定等）。在芯片出厂时，晶圆级测试流程会运行程序并获取上述信息，并将这些信息烧录到这块ROM上面，以供芯片正常工作使用（去坏点、校准等）。然而，随着CMOS图像传感器技术的发展，分辨率也成倍地增加，这就意味着ROM中所需存储的内容也将成倍地增加。为了节省芯片面积，在本赛题中，请同学们设计一种压缩与解压缩的方法，从而使ROM可以等效地存储更多内容，并且在芯片正常工作的过程中，可以实时、无损地解码并读出编码前的内容。赛题内容及要求调研并选取一种无损压缩与解压的方法，对给定的序列进行压缩，并设计一个无损解压缩模块，该模块的功能为将ROM中已压缩的前述序列无损解压还原并读出。1、（前期调研）调研至少两种无损压缩与解压方法，作成报告并对比优劣，根据本赛题的应用，挑选出一种适用于本赛题的方法进行实现。2、（软件实现）基于给定编程语言（Matlab或Python）设计并实现上述选定的算法，要求该算法实现：输入指定长度序列A（8K*8bit），输出编码后的序列B及解码后的序列C，编码后的序列B长度必须小于序列A，且输出的序列C与输入的序列A完全一致，根据输出计算压缩率（序列B的长度/序列A的长度）。算法过程明确可读，不可调用算法过程不明确的模块或函数。3、（硬件实现）给定一块指定长度（8K*8bit）的可烧录ROM及其控制器，其所使用的时钟mclk为24MHz，该ROM可执行读取操作：每发送一次读取请求（valid脉冲及ROM空间地址），在50个时钟后，可从ROM空间中指定地址读出1byte（8bit）的数据。操作时序如图1所示。ROM中已烧录了2中序列A编码后的序列B，将2中设计的解压缩算法用verilog实现功能模块U_UNZIP：在收到读取请求后，对ROM发送读取请求、获取内容并实时解码，解码后的内容顺序读出，读出的结果与2中序列A完全一致。该模块使用的时钟为rclk（24MHz~400MHz，频率自选），ROM中的数据输入到功能模块后须先由mclk跨时钟域到rclk后，再进行处理，处理后的数据再由rclk时钟域跨回到mclk进行输出。系统示意图及对应模块接口须如图2所示，操作时序须如图3所示。完成Verilog代码的编写、综合，评估时序、面积与性能。赛题五附件：序列模型下载链接https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=02389c11f7db4a36aaca2b911fe221c3评审得分点（总分100分）1.给出调研报告，报告至少调研了两种压缩与解压方法，且进行了对比。（10分）完成报告且包含上述内容，论证严谨，表达清晰；2.软件设计（20分）输出算法code，给出算法设计说明文档。算法过程明确可读，不可调用算法过程不明确的模块或函数。（10分）除给定的编码前的序列A外，还会另外给出19个未编码的序列。算法能分别实现对于所有未编码序列的无损压缩与解压，能分别给出编码后的序列及解码后的序列，且解码后的序列分别与编码前的序列均相同。（10分）3.功能模块硬件实现（70分）提供模块的verilog代码及其代码说明文档，包括验证环境代码和说明。所设计的模块可实现赛题要求中的功能，且接口、操作时序符合所给出的要求，得10分；否则得0分。代码可综合，得10分；否则得0分。在完成（1）（2）的前提下，参加以下评分：逻辑复杂度、缓存SRAM使用最少者得15分；逻辑消耗越多、缓存SRAM使用越多，得分越低；对于给出的所有序列，综合压缩率（20个序列的压缩率平均值）最低者得15分；综合压缩率越高，得分越低；分别对所有序列运行解码，所需解码及完全读出的时间平均值最低者，得15分；平均时间越长，得分越低。rclk的使用频率最低者，得5分；rclk使用频率越高，得分越低。赛题输出verilog代码。算法的软件代码。算法和verilog的设计说明文档。调研报告。赛题答疑链接https://www.kdocs.cn/l/cbUo3hAbHyeN赛题六：高动态范围、小像素尺寸的图像传感器像素性能优化赛题背景随着用户对传感器获取图像质量要求的提高，近年来CIS产品在追求更高分辨率、更高信噪比、更高动态范围的方向不断发展。提高像素的阱容、降低像素暗电流、控制信号读出过程产生的噪声，是提高传感器信噪比，扩大动态范围的最主要方法。目前常规高动态范围的图像传感器主要进展集中于提高像素光电二极管阱容上，通过改进像素阱区间隔离势垒达成更高的满阱电容，以及整合横向溢出电容（LOFIC），像素可以量化的图像信号上限在不断提高，图像对比度等级提高带来了更细腻的色彩表现，显著提高了成像效果。然而，对于低亮度信号范围的信噪比，像素阱容提高没有作用，此时图像信噪比的最主要因素在于像素本身的暗电流，以及读出信号的噪声水平。像素中的暗电流主要来源于光电二极管区域的缺陷以及周边的断面。特别是具备有背部深槽隔离（BDTI）结构的像素，为了尽可能的提高像素之间的隔离强度，小像素往往采用超高深宽比的BDTI。制备BDTI过程中，由于正面金属互联结构已经存在，无法使用高温退火对刻蚀界面进行修复，业界常用界面钝化层作为暗电流抑制方案。随着BDTI深度需求的增长，刻蚀缺陷密度快速上升，常规界面钝化层具有的电荷密度已经不足以完全控制暗电流。另一方面，受限于像素尺寸，BDTI带来的大范围的刻蚀断面与光电二极管之间难以拉开距离，严重的界面暗电流恶化图像质量。图像信号的噪声中，源跟随晶体管所产生的噪声，特别是随机电报噪声（Randomtelegraphnoise），在图像信号中不随增益变化，给图像暗处范围的信噪比带来了无法忽视的影响。目前业界的认识中，RTN来自于源跟随器沟道界面的陷阱对载流子的捕获释放过程。更大的源跟随面积、更高的栅氧电容密度可以有效的控制住输出信号的波动，但与此同时会在版图面积上挤占光电二极管以及传输晶体管的空间，影响图像传感器在高亮场景的表现。随着传感器产品的分辨率提升，日益缩小的像素尺寸对高集成度、低噪声的源跟随设计方案要求日益显著。赛题内容及要求以边长0.64微米、四像素共享浮置扩散区的像素阵列设计为例，以像素动态范围为评价指标，进行像素性能优化。以下为可供参考的优化策略，但不限于以下几项：策略1.源跟随器设计：通过改进源跟随晶体管的器件设计及制造工艺，优化源跟随器的性能，优化像素随机电报噪声表现。策略2.背部深沟槽结构界面优化：通过优化BDTI刻蚀及界面处理、界面钝化工艺，优化像素的暗电流性能。策略3.光电二极管阱区优化：通过版图设计、工艺设计调整阱区掺杂分布，在维持一定阱容的情况下，优化阱区内的缺陷，优化像素的暗电流性能。针对所采取的优化策略，要求完成以下几项工作：1.像素优化方案：针对像素信噪比优化的目的，提出像素优化方案，并对方案进行原理论证，解释其优化机制；2.优化方案工艺设计：基于像素优化方案，提出可实验的像素工艺流程以及对应的工艺条件，工艺条件、器件性能指标可以通过TCAD仿真设计确认；3.版图设计：针对边长0.64微米、四像素共享浮置扩散区的像素阵列，给出4T设计像素版图，要求包括前述任务中设计的方案，并且利用提供的简要PDK通过版图校验保证功能完备；4.性能评价：基于工艺方案设计实验，设计器件测试结构并进行实际流片，通过测试得出像素性能情况，验证像素优化方案，并提出后续优化思路。评审得分点1.像素优化方案(35%)：具有逻辑自洽的像素优化机制，评价方案的工艺可行性以及版图设计集成度2.优化方案工艺设计(30%)：针对优化方案设计实验，需要提出可生产的工艺流程和具体工艺条件方案3.像素版图设计(15%)：将新的器件设计整合进像素版图设计，得到一套完整的像素应用方案并通过版图验证4.性能评价(20%)：完成测试实验设计并实际流片，测试验证优化方案的集成度和动态范围表现赛题目标在边长0.64微米、四像素共享浮置扩散区的像素中实现以下指标：1.衬底厚度<3.5um，BDTI刻蚀深度>2.0um；2.阱容>5000e-，RTS噪声(99.9%)<5e-，白像素(8x,50DN)<500ppm，暗电流(125ms)<2e-；3.动态范围>75dB。赛题输出1.像素优化设计报告：包含优化方案设计思路、性能优化机理阐述、像素工艺流程和参考工艺条件；2.像素版图设计方案：包含版图GDS文件，以及版图校验结果；3.像素性能测试报告：包含前述像素优化方案的具体性能测试结果，进行性能分析讨论。赛题答疑链接https://www.kdocs.cn/l/cbUo3hAbHyeN

关于加特兰微电子加特兰微电子是CMOS毫米波雷达芯片开发与设计的领导者，拥有业界全面的毫米波雷达芯片产品组合，覆盖77/79GHz和60GHz射频前端、SoC及SoCAiP芯片，广泛应用于汽车辅助驾驶、自动驾驶及智能家居、养老监护、安防监控等工业消费领域；同时，它也是“通感融合”超宽带芯片的创新引领者，推出了全球首个符合IEEE802.15.4ab标准的UWBSoC系列，凭借厘米级精准测距定位与雷达感知一体化能力，赋能汽车数字钥匙、舱内儿童存在检测等场景，以低功耗驱动智能化体验升级。如需了解更多信息，请访问公司网站：www.calterah.com加特兰微电子企业命题专项奖加特兰微电子企业命题专项奖专门用于奖励选择加特兰微电子企业命题的赛队，由企业专家评出。加特兰微电子企业命题专项奖是初赛奖，入围决赛的参赛队伍继续参加大赛决赛奖项评比，与初赛奖项互不冲突。奖项设置加特兰微电子企业命题一等奖：3支队伍，每队奖金1万元；加特兰微电子企业命题二等奖：6支队伍，每队奖金5千元；加特兰微电子-创芯大赛人才政策加特兰微电子科技（上海）股份有限公司希望从创芯大赛获奖学生中挖掘人才，并在招聘中提供快速通道。参加创芯大赛的获奖学生，投递芯片类岗位：获全国二等奖三等奖学生，可以免笔试；获一等奖及以上学生，可直接进入技术终面；加特兰专项奖等级等同全国奖对应等级待遇。加特兰微电子赛题清单序号题目名称赛题一（模拟方向）毫米波功率放大器及功率检测器赛题二（数字方向）一种稀疏矩阵运算的芯片系统的设计与实现赛题三（System方向）命题1：车载毫米波雷达在多径情况下的参数估计问题命题2：基于UWB雷达的非接触式生命体征监测·赛题三为System方向赛道，赛道下设2个平行可选命题。·选择赛题三（System方向赛道）任一命题的参赛队伍，将纳入同一个评审池，合并打分、统一排名。该方向总计评选出企业专项一等奖1支队伍，企业专项二等奖2支队伍。赛题一：毫米波功率放大器及功率检测器赛题背景毫米波功率放大器（PowerAmplifier，PA）是毫米波雷达的核心发射模块，需要具备高输出功率和大的工作带宽。同时由于散热的限制，也需要它具有高的效率。赛题内容和指标设计一款应用于毫米波雷达的功率放大器PA，利用成熟的CMOS工艺，在低电源电压下需提供高输出功率和大带宽，同时能支持功率向下可调，并且能工作于较宽的温度范围。与PA配套的，设计一个功率检测器（PowerDetector,PDT），它与PA同时工作，在PA输出大功率的同时PDT输出一个DC电压，该电压通过一些计算得到PA输出功率的大小。PDT应该能够在较大的输出VSWR范围内精确检测输出功率，并且当PA工作在低功率模式时仍能维持检测精度。推荐工艺：45nm或更先进的节点（40nm，28/22nm等）通用要求工作电压：1.8V（+/-10%）或VDD(+/-10%)，VDD为选定工艺的核心电压输入偏置电流：10uA（PA和PDT内部自行产生所需的偏置电压）工作频率：76~81GHz工作温度：-40~150C（可采用合理的温度补偿方案,仿真-40/60/150C三个温度点）工艺角：FF,SS和TTPA的结构选用单路或多路合成均可PA输入给PDT的方式可选用直接连接，或电容耦合，或电感耦合等均可PA指标输入0dBm，输出Psat>20dBm，带内平坦度<1dB输入输出回波损耗：<-10dB稳定性：无条件稳定瞬态摆幅限制：PA核心放大管中每个MOS瞬态电压摆幅Vgs,Vds,Vgd<1.5*VDD功率回退：固定输入0dBm支持从Psat向下降低20dB，5dB/档，每一档均维持带内平坦度<1dB。该功率回退在全工作温度范围内性能一致。PDT指标从Psat到Psat-20dB，全温全频段保持<0.5dB检测误差当PA输出VSWR从1：1变动到10：1，检测误差最大恶化至<1dB评审得分点调研电路架构，给出选定PA核心管尺寸和偏置电压的推导过程。给出PDT的原理框架以及如何从输出DC电压计算得到PA输出功率，分析PDT检测误差的影响因素及改善措施。（30分）完成电路设计，除电压偏置电路外，所有PA和PDT核心模块需用后仿，版图必须是电磁仿真结果。(30分)PA满足性能指标情况下，根据功耗打分（20分）PDT性能根据达成的检测误差指标情况打分（20分）答疑邮箱zdliu@calterah.com发送邮件时，请在邮件标题中注明「创芯大赛加特兰赛题答疑」赛题二：一种稀疏矩阵运算的芯片系统的设计与实现赛题背景毫米波雷达通过发射波长为毫米级的电磁波，并接收目标反射回来的回波信号，从而计算出目标的距离、速度和角度信息。在毫米波雷达的信号处理以及点云跟踪过程中，存在大量稀疏矩阵的运算需求。例如，天线采用不等间距布阵会引入稀疏矩阵运算，而目标点云的离散分布也会带来稀疏矩阵的处理任务。随着毫米波雷达探测精度和分辨率的不断提升，所涉及的稀疏矩阵往往具有非常大的行数和列数。因此，如何在有限的计算资源下高效地实现大尺寸稀疏矩阵的运算，已成为毫米波雷达信号处理与目标跟踪中的关键技术之一。赛题及相关描述1.相关概念定义a)稀疏矩阵：非0元素占比在30%以下b)矩阵行重：行重的定义为每一行非0元素的个数，占比为30%以下c)矩阵列重：列重的定义为每一列非0元素的个数，占比为30%以下d)矩阵乘法定义：A*B，A为M行K列矩阵，B为K行N列矩阵，得到结果为M行N列矩阵e)矩阵加法和减法定义：A+B和A-B，A为M行N列矩阵，B为M行N列矩阵，得到结果为M行N列矩阵2.设计任务：设计一个高效实现稀疏矩阵乘法、加法、减法的硬件加速系统。3.赛题详细要求：a)用一套硬件加速器实现矩阵C=A*B的功能，其中A的尺寸为M行K列，B的尺寸为K行N列，其中A和B均具有稀疏特性i.A具有最大行重的稀疏特性，既每一行最大的非0元素个数为NUM=Floor（K*30%）ii.B具有最大列重的稀疏特性，既每一列最大的非0元素个数为NUM=Floor（K*30%）iii.A和B的尺寸M,N,K等系数均可支持软件配置，定义M,N,K的区间为[2^4,2^9]b)用一套硬件加速器实现矩阵C=A+B和C=A-B的功能，其中A的尺寸为M行N列，B的尺寸为M行N列，其中A和B也均具有稀疏特性（矩阵加减法的A和B稀疏特性和乘法略有不同）i.A和B均具有最大行重的稀疏特性，既每一行最大的非0元素个数为NUM=Floor（N*30%）ii.A和B无列重特性Fig1所示为C=A*B矩阵示意图，有颜色部分为非0元素的位置，图中示意A矩阵的最大行重和B矩阵的最大列重均为2。Fig1:矩阵乘法示意图Fig2所示为C=A+B和C=A-B矩阵示意图，有颜色部分为非0元素的位置，图中示意A矩阵的最大行重和B矩阵的最大行重均为2。Fig2:矩阵加法/减法示意图c)矩阵运算时，输入A和B以一定格式存储FPGA的SRAM（可充分利用FPGA的BRAM或者寄存器资源实现）中，存储的A和B格式可以自定义，A和B分别在2个独立的bank中。d)矩阵运算结果C以一定格式存储在FPGA的SRAM（可充分利用FPGA的BRAM或者寄存器资源实现）中，存储的C格式可以自定义，C存储在一个不同于A和B的独立bank。i.矩阵元素定义为标准的FL16(IEEE754)，既在乘法运算中，存储单个A矩阵SRAM的size不超过M*K*2Bytes，B的size不超过N*K*2Bytes，加减运算中A和B矩阵SRAM的size不超过M*N*2Bytes。e)用FPGA实现上述硬件加速计算功能，建议FPGA型号为xillinx-Kintex-7系列及以上平台。提交成果材料a)详细的设计文档，包括但不限于矩阵存储方式，数据流，乘加器互联设计，低功耗设计方案等；b)基于设计方案的硬件实现，包括但不限于RTL代码，仿真testcase代码等；c)详细的功能/性能验证报告，覆盖率报告，FPGA综合面积及功耗报告等；d)基于FPGA的现场上板展示，数据总结，包括但不限于FPGAdemo呈现不同稀疏特性的功能准确性和处理性能数据，总结方案极限性能及局限性等。评判标准a)性能：设计硬件加速器处理矩阵乘，加，减运算最低性能要求为75GB/s（处理带宽=A矩阵Rawsize/处理时间），所设计加速器方案处理带宽基于75GB/s每提升10%，该项加一个单位的基准分，每低于10%，该项减去一个单位的基准分。b)面积：设计FPGAvivadocheck无timing问题，占用LUT，Flip-Flop，BRAM，时钟，复位及布线资源占比合理，整体资源使用率低于75%（Kintex-7）--（该项会根据不同的FPGA系列资源分布进行归一化后评分）。c)功耗：整体信号翻转率低于60%。d)逻辑资源利用率：乘法器，加法器，减法器在不同矩阵和运算法则的平均利用率为不低于70%，利用率每提升5%，该项评分加一个单位的基准分，利用率每下降5%，该项评分减一个单位的基准分。赛题设计过程（供参考）a)定义A、B、C在SRAM的存储格式b)定义硬件加速器数据设计架构，包括但不限于子模块功能划分，子模块性能分解，乘法器，加法器，减法器的数量，拓扑结构，子模块输入输出数据stream格式，乘加减的操作指令等c)包括但不限于使用门控时钟等低功耗实现手段完成电路设计d)针对定义的硬件加速器完成RTL开发，验证，综合，时序及功耗分析（基于FPGA平台开展）e)完成不同运算法则（+/-/*）,矩阵尺寸,行重/列重下的处理带宽，处理延时数据对比分析，呈现f)所设计硬件加速器方案最适用场景及不适用场景（具体的稀疏特性，矩阵尺寸等）分别是什么？最适用场景和不适用场景的处理。附件：测试用例下载链接本赛题提供testcase,供参赛团队参考。（3月12日更新版）下载链接：https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=4232752962174b13a04a6d64e0d725e5答疑邮箱daren.xu@calterah.com发送邮件时，请在邮件标题中注明「创芯大赛加特兰赛题答疑」赛题三-命题1：车载毫米波雷达在多径情况下的参数估计问题问题描述：随着智驾系统的发展与普及，毫米波雷达在智驾系统中扮演的角色变得越来越重要。在光线昏暗的场景下以及雨雪天气中，毫米波雷达仍然可以准确提供目标的位置和速度信息。然而，在复杂的电磁环境中，例如，繁忙的十字路口、两边有连续金属栅栏的马路，隧道场景等，雷达接收到的回波信号不再只是由目标的直接反射所产生。回波信号还会包括通过不同反射物的多次反射的信号。根据多次反射的路径，这些额外的反射信号中会包含水平（Azimuth）和俯仰（Elevation）方向上的干扰信息，从而影响目标的水平角和俯仰角的估计。这就是大家所熟知的多径问题，如图1所示。图1：多径问题示例图对于车载毫米波来说，由于地面的影响，多径问题在目标的俯仰方向上会一直存在。因此，对目标俯仰角以及高度估计的影响显得尤为严重。具体来说：（1）由于回波信号里包括了多次反射信号的矢量叠加，不同反射信号之间会存在相干叠加或者相消的效应。当相消的情况出现，目标的信噪比（SNR）会出现明显的降低，从而大大降低目标检测和参数估计的性能；（2）即使在SNR足够的情况下，由于发射角（DOD）和接受角（DOA）的不同，基于单目标的假设，通过传统的DBF方法求角，很可能会得到错误的目标俯仰角。即使在多目标的假设下，由于角度维分辨率的限制，在远距离目标场景下，利用传统DOA方法来估计目标高度的正确率也比较低。使用超分辨的解角算法，在一定程度上可以缓解这一问题，但当目标距离雷达比较远时（例如，超过150米），目标高度估计的准确度还是会存在较大的问题。基于上述多径问题对车载毫米波雷达的影响，希望参赛者能提出一种有效的算法来估计远距离目标的俯仰角以及俯仰高度，该方法可以是基于传统的信号处理方法，也可以是基于各种网络或者大模型框架的AI算法。提交材料：参赛者需要提供一份解决多径问题方案的报告以及相应的软件实现。报告中需要包括：（1）方案的理论推导（核心算法或者模型框架），（2）理论计算复杂度，（3）软件代码的实现（matlab/python），（4）运行平台与部署方式，（5）测试结果与耗时（需提供耗时评估的硬件配置）。软件的输入和输出接口需要符合加特兰定义的要求，以便于加特兰后续对各参赛方案的性能进行统一评判。同时，提交软件应可在企业指定环境中独立运行，不依赖未说明的私有库或云端服务；若使用随机初始化或随机增强，应固定随机种子，并保证同一输入可复现；若发现结果文件与提交代码逻辑不一致，以代码复现结果为准。同时，加特兰会提供部分仿真数据或者实测数据，各个参赛团队可以用提供的数据来训练或者验证提出方案的正确性与的运行效率。具体的测试场景可参见图2所示，毫米波雷达安装在自车的最前端，正对测试人员，固定高度的目标角反安装在自行车车尾，自行车逐渐驶离自车。参赛团队需要提供估计的角反高度随距离变化的结果，如图3所示。图2：测试场景示例图图3：目标高度随距离（Range）变化示例图表1：总体评分标准一级评分指标指标权重说明分析报告完整度20%重点考察技术方案是否有创新性，推导与建模是否充分，仿真结果是否清晰可信。方案准确性40%重点考察不同场景下，单/多目标俯仰高度的估计精度与波动范围。工程实现与部署效率25%重点考察算法理论复杂度、方案的实测耗时、峰值内存、以及模型规模。方案完成度与鲁棒性15%重点考察软件在各类测试数据下，是否能稳定输出、是否存在异常中断。表2：分析报告完整度（20%）二级评分指标指标权重评分要点技术创新性10%是否在问题建模、信号处理等方面有明确创新。理论分析深度5%是否清楚说明核心机理、适用边界、失败模式与原因。文档规范性5%文档结构清晰、图表规范、实验记录完整。表3：方案准确性（40%）二级评分指标指标权重评分要点单目标俯仰高度估计精度25%按单目标高度随距离变化的误差和波动范围综合评分。多目标俯仰高度估计精度15%按多目标高度随距离变化的误差和波动范围综合评分。表4：工程实现与部署效率（25%）二级评分指标指标权重评分要点算法理论复杂度5%需具体推导各个模块的理论乘加次数统计与总量，计算步骤清晰、可复核。方案实测耗时10%在PC上测试不同场景下，单帧平均耗时；在精度相近前提下，耗时越低得分越高。内存与模型规模10%峰值内存小、模型参数少者更优。表5：方案完成度与鲁棒性（15%）二级评分指标指标权重评分要点功能完整性8%是否完整实现单、多目标的俯仰高度估计。输出稳定性7%重点考察不同场景下，输出高度结果是否存在明显跳变或者无效输出等情况。答疑邮箱huiqiang.zhou@calterah.com发送邮件时，请在邮件标题中注明「创芯大赛加特兰赛题答疑-车载毫米波雷达在多径情况下的参数估计」赛题三-命题2：基于UWB雷达的非接触式生命体征监测生命体征监测，包括对呼吸和心率的监测是医疗健康领域的重要话题。随着人口老龄化，对独居老人或者慢性病患者的持续监护需求巨大。与传统穿戴式的监测设备相比，雷达可以嵌入床头或者墙壁，在用户无感的情况下，夜间连续监测心率和呼吸频率，一旦发现异常（如呼吸暂停或者心率失常）即可报警。除此之外，在舱内对司机实现心率监测也具有很强的现实意义。监测其心率，判断是否处于过度疲劳驾驶，或者是否突发心脏疾病，从而及时对其做出提醒。考虑到生命体征尤其是心率信号能量相对较弱，如何在微弱的雷达反射信号中将生命体征特征提取出来是一个有趣且有挑战性的话题。题目描述UWB雷达监测生命体征示意图具体要求（1）基本功能描述•目标检测：对采到的原始信号进行数据处理，输出雷达监测人体的距离信息；•人体呼吸监测：在评估周期内，方案需连续输出呼吸估计BPM值，波形不做硬性要求；•人体心率监测：在评估周期内，方案需连续输出心率估计BPM值，波形不做硬性要求；•多目标能力：对于指定多目标场景，方案需能够给出目标关联后的生命体征输出结果；•工程可部署性：方案需说明运行平台、内存占用、计算复杂度、模型参数量（如有）及在自有开发环境(CPU/DSP)的实际运行耗时。（2）测试场景为验证方案的有效性，试题规定了以下测试场景：维度等级1（基础）等级2（中等）等级3（困难）等级4（极端）A.主体状态仰卧/坐姿静止，穿轻薄衣物，身体无覆盖仰卧/坐姿静止，盖薄毯坐姿伴有微动，如使用手机站姿伴有周期性微动，如左右或者前后微微摇晃身体，原地轻微踏步等B.环境与干扰测试环境较为空旷，雷达监测范围内无明显反射普通室内，坐姿场景椅子内无金属反射物，雷达监测范围内无静态家具普通室内，坐姿场景椅子内无金属反射物，雷达监测范围内存在静态家具普通室内，坐姿场景椅子内无金属反射物，雷达监测范围内存在与生命体征相近的机械振动，如摇摆的风扇等C.待测者情况单人多人（至少两个）在雷达监测范围内，雷达可以从距离上分离目标，仅保证一人监测成功多人（至少两个）在雷达监测范围内，雷达可以从距离上分离目标，监测多（至少两个）目标生命体征多人（至少两个）在雷达监测范围内，雷达无法从距离上分离，监测至少两个人的生命体征D.雷达安装位置待测者胸腔正对雷达待测者背对雷达待测者侧对雷达待测者与雷达板法线方向有一定偏角，大于10度小于45度E.待测者状态屏息【注】呼吸心率平稳呼吸平稳，心率平稳偏快，大于100BPM心率由快逐渐下降到平稳，最大值大于150BPM【注】：待测者屏息后不对估计出的呼吸值做要求，屏息时长不超过30s。•按照上表形成测试用例如下：场景组1：基础·【A1/A2,B1,C1,D1/D2/D3/D4,E1/E2/E3】场景组2：中等·【A3,B3,C2,D1/D2/D3/D4,E1/E2/E3】场景组3：进阶·【A3,B3,C3,D1/D2/D3/D4,E1/E2/E3/E4】·【A3,B4,C2,D1/D2/D3/D4,E1/E2/E3/E4】场景组4：困难·【A4,B2,C2,D1/D2/D3/D4,E2】（3）数据集加特兰提供覆盖上述所有场景的测试数据以及对应的真值，每组测试集描述和采数波形要求会在数据集内做详细说明。加特兰提供原始CIR数据读取脚本。为保证评测公平性，数据集划分为：•公开开发集：用于算法开发、参数调整与自测；•公开验证集：用于提交前自检，不公布全部真值细节；•非公开测试集：用于最终统一评测与排名。每个测试样本附带如下原始信息：•场景编号、采集时长、目标人数、安装角度、距离范围、干扰说明；•真值设备类型、真值刷新率、时间同步方式与同步误差范围；•屏息区间、剧烈运动区间、无效片段标记（如有）。数据集将于近期上传至该网盘链接。可先行订阅下方分享链接，在数据更新后第一时间获取下载资源：https://pan.baidu.com/s/5he1yuD3bJxKoxb5ogtl6VQ监测性能评估（1）评估原则评测不只关注“是否能够给出结果”，还关注结果是否准确、稳定、可复现、可部署。参赛方案需同时接受离线精度评估与工程实现评估。评估默认以统一的评估脚本为准，若选手输出刷新率与真值刷新率不同，需先对齐到统一时间轴后再进行统计。除特殊说明外，所有指标在各场景上分别计算，再按权重汇总。（2）输出要求参赛方案对每段测试数据至少输出以下内容：•心率估计序列（单位：BPM）；•呼吸估计序列（单位：BPM）；•每个输出值对应时间戳；•目标距离信息；•对于多目标场景，需额外输出目标ID或等价关联标识；•对于无结果时刻，需输出约定的无效标志，而不是以固定值占位。（3）指标定义•心率精度：以评估周期内估计值与真值计算RMSE、MAE，并统计绝对误差不超过3BPM的样本占比；•呼吸精度：以评估周期内估计值与真值计算RMSE、MAE，并统计绝对误差不超过2BPM的样本占比；•稳定性：统计输出抖动、跳变次数、短时失锁恢复时间；•有效输出率：统计有效估计时长占总有效评估时长的比例；•多目标能力：统计多目标场景下的目标检测成功率、目标关联正确率以及各目标生命体征估计误差；•实时性：统计在指定芯片上的单帧耗时、整段平均处理耗时、端到端刷新周期；•复杂度：统计理论乘加次数、参数量（如有）、峰值内存占用等。（4）精度计算说明•对于心率与呼吸估计，均以加特兰提供的统一评估窗口进行统计；•对屏息片段，不对呼吸值做精度要求，但算法应避免将屏息误判为稳定呼吸；•对真值无效或缺失片段，不纳入误差统计；•若选手输出刷新率高于真值，可采用时间邻近匹配或窗口平均方式对齐；•若选手输出刷新率低于要求，按有效输出率与实时性指标扣分。（5）复杂度与实测性能评估细则复杂度与运行性能需同时提交“理论值”和“实测值”，两者缺一不可。评估项提交内容说明理论计算复杂度各模块乘加次数统计表选手需根据自身方案，分模块给出理论乘加次数（MACs/MADDs），至少包含距离检测、目标选择、呼吸估计、心率估计、多目标关联/分离（如有）等部分，并给出总理论乘加次数。需说明统计口径、输入尺寸、窗口长度与是否包含预处理。模型规模参数量/模型大小若使用深度学习模型，需给出参数量、权重量化位宽、模型文件大小；若为传统算法，需说明是否依赖查表、模板库或历史缓存。峰值内存RAM/缓存占用需说明运行时峰值RAM占用、主要中间缓存规模及估算方法。CPU/DSP实测耗时单帧耗时、整段平均耗时提供参赛者自有CPU与指定编译配置下实测，给出单帧平均耗时、整段数据总耗时及测试日志。若依赖硬件加速单元，也需说明。刷新率结果输出周期需明确输出心率/呼吸结果的刷新周期，例如每1s更新一次。功耗/资源说明（可选加分）测试方法与结果若能提供规范的功耗测量记录、CPU占用或硬件资源占用说明，可作为工程完整性加分依据。复杂度评分采用如下原则：•仅给出理论乘加次数、未提供芯片实测结果者，该项最高不超过本小项分值的40%；•仅给出实测耗时、未解释理论复杂度来源者，该项最高不超过本小项分值的60%；•理论复杂度与实测耗时明显不一致且无法解释者，酌情扣分；•在精度相近前提下，复杂度更低、耗时更短、资源占用更小者得分更高；•若方案无法在指定芯片上稳定运行，则实时性与工程实现相关分项按低档计分。提交材料与要求（1）必交材料•方案说明书（PDF）：？总体技术路线；？核心算法/模型框架；？输入输出定义；？关键参数说明；？刷新率与时延说明；？复杂度分析；？运行平台与部署方式；？失败案例分析与局限性说明。•可运行代码：？若参赛者使用深度学习/神经网络方式，需提供模型代码与推理代码，用于非公开测试集评估；？若参赛者使用非深度学习/神经网络方式，需提供完整工程代码，用于非公开测试集评估。•运行说明文档：？环境依赖；？编译方式；？推理命令；？输入输出目录结构；？结果文件格式说明。•结果文件：？对公开验证集输出统一格式的结果文件；？对每段数据输出对应时间戳、目标ID（如有）、距离、呼吸BPM、心率BPM、有效标志。•复杂度与性能报告：？理论乘加次数统计表；？指定芯片上的实测耗时日志；？峰值内存占用说明；？参数量/模型大小说明（如有）。（2）推荐补充材料•算法流程图、关键模块示意图；•消融实验；•不同场景下的可视化案例；•误差随时间变化曲线；•多目标跟踪与关联示例；•典型失败样例与原因分析；•演示视频。（3）代码与结果规范•代码应可在加特兰指定环境中独立运行，不依赖未说明的私有库或云端服务；•若使用随机初始化或随机增强，应固定随机种子，并保证同一输入可复现；•不得使用测试集真值信息进行任何形式的数据泄漏或规则拟合；•若发现结果文件与提交代码逻辑不一致，以代码复现结果为准。评分标准（1）总体评分构成从竞赛视角，最终成绩由“精度、覆盖、工程、完整性、创新”五类能力共同构成，避免仅以单一RMSE决定排名。一级指标权重说明方案准确性35%重点考察心率/呼吸估计精度、多目标场景精度以及有效输出质量，是排名核心指标。测试场景覆盖度20%重点考察方案在不同主体状态、环境干扰、安装姿态、多目标条件下的适用范围。工程实现与部署效率20%重点考察理论复杂度、芯片实测耗时、峰值内存、模型规模、代码可运行性。方案完成度与鲁棒性15%重点考察功能是否完整、是否能稳定输出、是否存在明显失锁、跳变、异常中断。创新性与可解释性10%重点考察技术路线是否有创新点，分析是否充分，说明文档是否清晰可信。（2）一级指标细则·方案准确性（35%）二级指标权重评分要点心率估计精度20%按所有有效评估片段的RMSE、MAE和误差阈值达标率综合评分；困难场景可设置更高权重。呼吸估计精度10%按呼吸RMSE、MAE和误差阈值达标率综合评分；屏息片段不纳入呼吸精度主分。多目标精度5%针对多目标场景，考察目标关联正确率与各目标生命体征估计误差。·测试场景覆盖度（20%）二级指标权重评分要点基础场景覆盖5%场景组1完成情况与达标率。中等场景覆盖5%场景组2完成情况与达标率。进阶场景覆盖6%场景组3完成情况与达标率。困难场景覆盖4%场景组4完成情况与达标率。·工程实现与部署效率（20%）二级指标权重评分要点理论复杂度分析6%需提交逐模块理论乘加次数统计与总量汇总，分析口径清晰、可复核。芯片实测耗时8%评委在内部芯片上测试单帧平均耗时、整段处理耗时；在精度相近前提下，耗时越低得分越高。内存与模型规模4%峰值内存小、模型参数少者更优。工程可运行性2%代码是否一键运行、依赖是否完整、结果是否稳定复现。·方案完成度与鲁棒性（15%）二级指标权重评分要点功能完整性6%是否完整实现距离检测、呼吸估计、心率估计、多目标处理（对应场景要求）等功能。输出稳定性5%是否存在明显跳变、长时间失锁、无效输出过多等情况。异常场景鲁棒性4%对微动、遮挡、干扰、姿态变化等异常情况的恢复能力。·创新性与可解释性（10%）二级指标权重评分要点技术创新性4%是否在信号建模、特征提取、目标分离、抗干扰等方面有明确创新。可解释性与分析深度4%是否清楚说明核心机理、适用边界、失败模式与原因。文档规范性2%文档结构清晰、图表规范、实验记录完整。（3）评分执行•公开指标采用脚本自动评分，减少主观争议；•创新性、可解释性、文档规范性等由专家组评审打分；•对于并列成绩，优先比较困难场景精度，再比较芯片实测耗时，最后比较方案创新性；•若提交材料缺失，将从对应一级指标中直接扣分，不再由其他分项补足；•若方案存在不可复现、数据泄漏等问题，取消相关分项成绩。竞赛规则说明•榜单与复测机制：决赛时可根据参赛者反馈，由企业进一步补充数据集；•违规判定说明：禁止使用测试集真值反推规则、禁止人工修结果、禁止提交与源代码不一致的结果文件。要求评委组需要对选手所提交的方案的新颖性、有效性以及合理性等进行综合打分。参赛者需满足以下要求：•参赛者需给出整体方案的可解释性文档，系统阐述方案刷新率描述，解释核心算法/核心模型框架、方法复杂度分析、运行耗时、适用边界与失败案例；•若参赛者使用深度学习/神经网络方式，需提供模型代码（用于非公开测试集评估）；•若参赛者使用非深度学习/神经网络方式，需提供代码（用于内部测试评估）；•参赛者必须同时提供理论复杂度统计与指定芯片上的实测耗时结果；•参赛者提交的代码、文档、结果文件三者应相互对应，且能够被复现。答疑邮箱huiqiang.zhou@calterah.com发送邮件时，请在邮件标题中注明「创芯大赛加特兰赛题答疑-基于UWB雷达的非接触式生命体征监测」

关于cadenceCadence是AI和数字孪生领域的市场领导者，率先使用计算软件加速从硅片到系统的工程设计创新。我们的设计解决方案基于Cadence的IntelligentSystemDesign™战略，可帮助全球领先的半导体和系统公司构建下一代产品（从芯片到全机电系统），服务超大规模计算、移动通信、汽车、航空航天、工业、生命科学和机器人等领域。2024年，Cadence®荣登《华尔街日报》评选的“全球最佳管理成效公司100强”榜单。Cadence解决方案提供无限机会。如需了解更多信息，请访问公司网站：www.cadence.comCadence命题专项奖Cadence企业命题专项奖专门用于奖励选择Cadence企业命题的赛队，由企业专家评出。Cadence企业命题专项奖是初赛奖，入围决赛的参赛队伍继续参加大赛决赛奖项评比，与初赛奖项互不冲突。奖项设置Cadence企业命题一等奖：1支队伍，每队奖金1万元；Cadence企业命题二等奖：4支队伍，每队奖金5千元；Cadence-创芯大赛人才政策Cadence公司鼓励技术部门从创芯大赛获奖学生中选拔人才。在招聘过程中，获奖学生可直接进入HR面试环节，或通过Cadence实习直通车优先获得实习岗位。此外，Cadence公司还可为在Cadence实习且有志于出国深造的同学提供Cadence标准格式的推荐信。赛题清单序号题目赛题一格基后量子密码硬件加速器设计赛题二基于大模型推理的FlashAttention高性能硬件加速器IP设计赛题一：格基后量子密码硬件加速器设计一、赛题背景随着量子计算技术的快速发展，传统RSA、ECC等公钥密码算法面临被量子计算机破解的威胁。NIST已于2024年正式发布后量子密码（PQC）标准，其中ML-DSA（FIPS204，数字签名）和ML-KEM（FIPS203，密钥封装）作为基于模格的标准算法，成为后量子时代密码学的核心基石。完整的安全通信系统需要数字签名和密钥封装协同工作：ML-DSA用于身份认证和数据完整性验证，ML-KEM用于建立共享密钥。然而，这些格基算法涉及大量的多项式运算、数论变换（NTT）和大模数运算，软件实现在资源受限的嵌入式设备中性能低下，难以满足实时性要求。硬件加速是解决性能瓶颈的关键技术路径。本赛题要求参赛者使用CadenceEDA工具设计高性能的PQC硬件加速器，实现ML-DSA全部三种安全级别（ML-DSA-44/65/87）和ML-KEM全部三种安全级别（ML-KEM-512/768/1024）的硬件加速，通过标准AXI4接口与主机系统集成。二、赛题要求设计并实现一个高性能的PQC硬件加速器2.1具体功能要求（必选）（1）ML-DSA数字签名加速器：支持ML-DSA全部三种参数集的硬件加速ML-DSA-44（NISTLevel2安全级别）ML-DSA-65（NISTLevel3安全级别）ML-DSA-87（NISTLevel5安全级别）实现完整的签名生命周期：密钥生成（ML-DSA.KeyGen）签名（ML-DSA.Sign）-包含拒绝采样机制验证（ML-DSA.Verify）（2）ML-KEM密钥封装加速器：支持ML-KEM全部三种参数集的硬件加速ML-KEM-512（NISTLevel1安全级别）ML-KEM-768（NISTLevel3安全级别）ML-KEM-1024（NISTLevel5安全级别）实现完整的密钥封装生命周期：密钥生成（ML-KEM.KeyGen）封装（ML-KEM.Encaps）-生成共享密钥和密文解封装（ML-KEM.Decaps）-从密文恢复共享密钥（3）AXI总线接口：实现符合AMBAAXI4规范的主机接口（4）测试验证：提供完整的测试环境和验证程序（5）功能验证：采用SystemVerilog+UVM或Python+cocotb验证框架通过NIST官方PQCKAT测试向量验证算法正确性：FIPS204（ML-DSA-44/65/87）FIPS203（ML-KEM-512/768/1024）NIST提供的PQCKAT测试标准和示例文件网址：PQC示例文件页面（含KAT文件、API注释等）：Post-QuantumCryptography:AdditionalDigitalSignatureSchemes|CSRC2.2性能要求（1）主频目标：频率越高越好（Genus物理综合报告）（2）面积约束：总逻辑门数≤200万门RAM利用率：给出详细的RAM资源利用调度使用情况说明包含所有逻辑单元和存储单元（RAM、寄存器等）等效逻辑门按与非门面积计算面积报告需使用CadenceJoulesRTLdesignstudio综合后的等效逻辑门个数（3）ML-DSA性能指标：ML-DSA-87为例：KeyGen<20k周期，Sign（平均）<150k周期，Verify<20k周期（4）ML-KEM性能指标：以ML-KEM-1024为例：KeyGen<15k周期，Encaps<15k周期，Decaps<10k周期（5）吞吐量：支持连续操作的流水线处理（6）能效比：提供功耗分析报告2.3可选要求说明：1.加分项需在完成基础要求（baseline）后，克隆baseline设计创建新的独立版本进行开发，与baseline分别提交和评估。加分项设计不得影响baseline的功能和性能指标。2.以下加分项按推荐优先级排列，不必全部实现，参赛者可根据团队特长选择完成。优先级加分项主要内容P0侧信道防护实现抗侧信道攻击的安全措施：-功耗平衡技术-故障注入检测P1组合操作优化实现常用的多步骤组合操作加速：-签名+验证链式操作（证书链验证场景）-多密钥并行处理-减少主机－加速器交互次数，提升端到端性能P2深度流水线优化实现多级流水线架构提升连续操作吞吐量：-NTT／INTT多级流水线设计-多个操作可并行处理（如同时KeyGen和Sign）-减少连续操作之间的空闲周期P3DMA与批量加速实现AXIMaster接口和DMA控制器：-加速器作为AXI主机，主动读写内存-支持批量任务自动处理（无需主机循环调用）-提供任务队列管理，连续处理多个操作推荐组合方案（可选）：方案A（安全为主）：侧信道防护+组合操作优化方案B（实用为主）：深度流水线优化+DMA与批量加速方案C（全面）：侧信道防护+组合操作优化+深度流水线优化工具支持：Cadence为本次比赛提供专属云服务器，服务器已预装赛事所需的CadenceEDA工具及对应工艺库。本次服务器资源充足，可保障每位参赛选手一人一个独立账号。如需申请使用云服务器，请下载附件表格填写完整后提交，表格下载链接：https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=40168f675ca64849be72024c9fb94256赛题二：基于大模型推理的FlashAttention高性能硬件加速器IP设计一、赛题背景Transformer架构已广泛应用于大模型（LLM／VLM）与多模态系统。在典型Transformer模型中，计算开销最为显著、同时对存储与带宽最为敏感的关键算子之一为ScaledDot-ProductAttention（SDPA）：其中Q,K,V为Query／Key／Value，D为每个attentionhead的维度，M为mask例如causalmask）。在朴素实现中，通常需要显式构造（大小约为S×S）及其softmax概率矩阵，从而引入如下问题：带宽瓶颈：大量中间张量的读写使得性能受限于外存／显存带宽存储压力：长序列下（约S×S）中间矩阵难以在片上存储端侧落地困难：在功耗与SRAM受限的SoC／加速器上难以高效实现FlashAttention系列工作提出了在线（online）softmax＋分块（tiling）＋融合数据流的实现范式：在不显式存储（约S×S）注意力矩阵的前提下，完成与SDPA等价（或在可控近似误差范围内等价）的计算，从而显著降低带宽压力与中间存储开销。本赛题要求参赛者使用CadenceEDA工具链，设计并实现一个可综合的FlashAttention-style注意力算子硬件IP。参赛设计需在给定张量规模与接口规范下完成端到端注意力计算，并在正确性、性能（cycles／Fmax）、面积与带宽等维度进行综合评比。二、赛题要求参赛团队需要实现一个可综合RTLIP，支持在指定输入规模下完成SDPA／FlashAttention-styleattention。2.1基本功能要求（必选）(1)算法定义（SDPA计算目标）设序列长度S，head维度d，输出维度同V。对每个query位置i：(2)FlashAttention－style计算约束必须体现FlashAttention－style的关键思想，将据此验收：禁止显式存储注意力矩阵必须使用在线（online）softmax必须分块（tiling）处理K/V(3)固定输入规模为便于统一测试与比较，Baseline固定如下规模（单batch、单head）：序列长度：S=256head维度：d=64Q／K／V／O形状：［s，d］batch=1，head=1(4)数据格式（定点）Baseline统一采用定点格式（便于可综合、低面积／低功耗实现）：输入Q/K/V：Q8．8（16-bit有符号定点）累加／中间：Dot-product累加：至少32-bit（建议40-bit以上以降低溢出风险）softmax路径：允许使用更高位宽或分段缩放输出O：Q8．8（16－bit有符号定点）(5)接口要求Baseline统一采用＂主机配置＋加速器DMA搬运数据＂的模式：AXI4-Lite（控制）：主机写寄存器（基地址／参数），并通过CTRL.START启动、读STATUS查询完成。AXI4Master＋DMA（数据）：加速器启动后用DMA从内存读入Q,K,V，计算完成后把O写回内存。(6)寄存器Baseline固定S=256，d=64。下表仅列出必需寄存器（其余可自行扩展）。Offset名称访问说明0x00CTRLR/Wbit0：START（写1启动）bit1：SOFT_RESETbit2：IRQ_EN0x04STATUSRbit0：BUSYbit1：DONE（写1清）bit2：ERROR0x08CFGR/Wbit0：CAUSAL_EN（Baseline必须支持）bit1：RESERVED0x14Q_BASE_LR/WQ基地址（低32）0x18Q_BASE_HR/WQ基地址（高32）0x1CK_BASE_LR/WK基地址（低32）0x20K_BASE_HR/WK基地址（高32）0x24V_BASE_LR/WV基地址（低32）0x28V_BASE_HR/WV基地址（高32）0x2CO_BASE_LR/WO基地址（低32）0x30O_BASE_HR/WO基地址（高32）0x34STRIDE_BYTESR/W行stride（bytes），默认d＊20x38NEG_LARGER/W-inf近似值（Q8.8）0x3CSCALER/W缩放常数0x40CYCLESR本次执行周期数（7）存储与资源约束为体现FlashAttention-style的＂低中间存储＂特性，Baseline强制约束：禁止存储score/p全矩阵片上中间buffer限额（不含输入/输出缓存）：允许缓存一小块K,Vtile允许每行维护m/l/acc（以及必要流水寄存器）说明：若参赛者选择把全量K,V缓存在片上SRAM以减少外存带宽，需在报告中量化带宽收益与SRAM代价。（8）正确性验收单向量对齐（必测）随机种子生成的Q,K,V（Q8.8）与golden输出。误差门限与FP32golden（同一公式、同一mask）对比：mean_abs_error（0）≤0.03max_abs_error（0）≤0.10若采用不同exp/倒数近似，需在文档中说明误差来源。备注：Baseline使用定点与近似运算，不要求bit-exact，以误差门限作为验收标准。（9）测试验证采用SystemVerilog＋UVM或Python＋cocotb必须包含：AXI4－Lite寄存器读写与启动/完成流程随机Q,K,V的端到端验证Causalmaskcornercase验证（如i=0行只能看j=0）2.2性能要求（必选Baseline）(1)主频目标：频率越高越好（基于CadenceGenus物理综合报告；鼓励进一步P＆R收敛）(2)面积约束：等效逻辑门数≤200万门（含存储器折算，统一用Genus报告的等效逻辑门数，2-inputNAND等效口径）(3)延迟指标单次attention（S=256，d=64,causal）执行周期数＜300kcycles(4)带宽目标给出RD_BYTES/WR_BYTES统计与优化分析（tile缓存、复用等）2.3可选要求（Bonus加分项）说明（重要）：1．所有Bonus必须在Baseline通过后开展。2．必须基于Baseline重新新建独立项目／独立版本（例如新建目录或新工程），单独开发、单独验证、单独提交。3．不得修改或影响Baseline版本的代码与评估结果（Baseline仍按原要求独立评测）。4．所有可选项可以在同一个Bonus项目中集中实现；该Bonus项目必须基于Baseline另行开发，并作为独立版本单独评估（重新仿真／重新综合／重新统计指标）。Item加分项主要内容1BF16/FP16版本在相同尺寸下实现BF16或FP16attention（softmax／exp／倒数硬件化），并给出误差与性能对比2多head支持支持head=4/8，接口增加head维度与地址／stride管理3更长序列支持S=512（或可配置S），并保持不存储（约S×S）中间矩阵4Paddingmask支持输入有效长度L＜＝S的paddingmask（对无效token置－inf）5其他定点格式在Baseline的Q8.8之外，额外支持等价定点格式（如Q6.10/Q4.12），并给出误差与性能对比6Dropout（训练模式）在softmax后加入dropout（需明确随机数产生方式与可复现种子）7更低精度（INT8/FP8思路）参考FlashAttention-3的低精度策略，实现块量化/分块缩放并给出误差收益8AXI4-Stream数据接口在Baseline（AXI4Master＋DMA）之外，额外提供AXI4-Stream输入/输出接口，便于与其他IP级联9DMA／任务队列支持多次attention连续执行（队列/链式配置），减少主机交互三、工具支持：Cadence为本次比赛提供专属云服务器，服务器已预装赛事所需的CadenceEDA工具及对应工艺库。本次服务器资源充足，可保障每位参赛选手一人一个独立账号。如需申请使用云服务器，请下载附件表格填写完整后提交，表格下载链接：https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=40168f675ca64849be72024c9fb94256四、提交要求:参赛队伍需提交主要材料：代码与设计文件（1）完整的RTL代码（Verilog/SystemVerilog）PQC加速器源代码（ML-DSA+ML-KEM）Cadence工具脚本和约束文件（SDC格式）（2）验证代码UVM/cocotb验证环境测试用例和测试向量仿真脚本（3）Cadence工具生成的报告仿真报告和波形文件物理综合报告（面积、时序、功耗）报名后会提供提交内容参考模板