华为杯”第八届中国研究生创“芯”大赛参赛说明一、时间及地点报名启动时间：2025年3月25日报名截止时间：2025年6月15日资格审核及作品提交截止时间：2025年6月20日决赛时间：2025年7月27日-31日（拟）决赛地点：南京大学苏州校区二、参赛办法1.中国大陆、港澳台地区在读研究生（硕士生和博士生，含留学生）和已获得研究生入学资格的大四本科生（需提供学校保研、录取证明）及国外高校在读研究生均可参赛。2.以参赛队为基本报名单位，每个参赛队由两至三名学生组成。每个参赛队可选指导教师一名或两名，设置队长一名。每位指导教师至多指导五个参赛队，每位参赛队员只能加入一个参赛队。3.大赛官网：https://cpipc.acge.org.cn/cw/hp/10。参赛队在大赛官网上注册、完善报名信息、组队。参赛队所在研究生培养单位进行资格审核后，参赛队在官网上提交参赛作品。4.在初赛阶段，参赛队可以选择自主命题，也可以选择企业命题。对于选择企业公开命题的参赛队，其作品将由企业进行评审。企业公开命题的要求详见官网。5.意向报名多道企业命题的参赛队伍，在报名与提交作品时请与秘书处（微信号cpicic-ctri）联系报备，确保赛题作品顺利提交至各企业评审。6.报名截止日期为6月15日，资格审核及作品上传截止日期为6月20日。三、作品要求1.自主命题参赛作品面向集成电路设计方向，半导体器件、工艺与制造方向方向，可以结合研究课题，提交相关的创意、创新或创业作品，具体方向与细分领域如下：集成电路设计方向细分领域：(1)模拟、(2)数据转换器、(3)数字系统与电路、(4)图像MEMS医疗显示等接口、(5)机器学习与人工智能、(6)存储、(7)电源管理、(8)射频技术与无线系统、(9)有线传输、(10)前沿领域与交叉学科。半导体器件、工艺与制造方向细分领域：(1)先进逻辑器件、(2)新兴电子器件、(3)存储器、(4)射频器件、(5)光电子芯片、(6)功率器件、(7)传感器、MEMS及生物电子器件、(8)半导体制造。2.原EDA算法与工具设计方向作为EDA精英挑战赛单独举办，具体事项另行通知。3.自主命题参赛作品所属细分领域可以是一到两个，参赛队认为作品涉及除报名题目外的其他领域，可在作品提交时具体标注。4.自主命题提交的参赛作品为带语音讲解的PPT和附件。附件包括但不限于参赛团队照片、必要的技术文档、样机照片等。创“芯”大赛不要求参赛队伍提交实物。5.PPT是自主命题初赛评审的主要依据，包括但不限于应用背景、设计原理、创新创意、功能/性能演示等内容，PPT必须提前录制语音讲解，并可以动画、视频等形式展示，播放时间不超过8分钟。6.将自主命题PPT和附件打包在一个文件夹中并压缩，命名为“参赛单位-参赛队-作品名称-细分领域1（必选）-细分领域2（可选）”并提交至大赛官网。7.参赛队伍需将作品成果按照大赛规定的格式提供成果表格（包括：论文、专利、学术奖项、其他赛事获奖情况），并将电子版作为附件提交。如参赛队伍所提交成果中三位参赛队员名字均不在作者名单中，或参赛作品相关成果经查无参赛队员名字，即视为审查不通过。成果为学术性成果或者奖励，成果清单模板下载：http://cpipc.acge.org.cn/sysFile/downFile.do?fileId=89e255c29cc84acaacd912c9f6fba94d8.需在PPT和文档中提供三位参赛队员的在参赛作品内容上的贡献程度，写明具体所作工作及对应成果。PPT模板下载：https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=9a40787f58aa4ef39be0ce75519e47a49.参赛队伍/队员曾在往届创“芯”大赛中获得过二等奖及以上奖项的，需在作品文件中说明参赛作品与获奖作品相比的新进展和新成果。10.参赛作品的知识产权归属于参赛队伍所有，鉴于创“芯”大赛作品评审的特点，需要保密的内容不得在作品设计PPT和附件中体现。11.提交全体成员（包括指导教师）在参赛单位标志物前合影1张。12.企业命题初赛参赛作品的提交要求，请详见对应赛题页面所列的输出要求。四、评审办法1.创“芯”大赛分为两级评审：初赛评审和决赛评审。初赛评审采用网络或会议评审的方式进行。决赛为现场赛，采用答题、答辩及竞演相结合的方式进行。2.初赛评审方式不要求参赛队员到达评审现场，评委通过参赛作品的电子文档进行评审。如有需要，评委可要求参赛队员通过QQ、微信等通讯工具进行视频、语音远程答辩，以求对参赛队和参赛作品充分了解，做出合理的评审决定。3.创“芯”大赛决赛包括三个环节：答题、答辩、竞演。4.答题环节。该环节由基础题及上机设计两部分组成。参赛队的每位成员须独立完成基础题，其平均分作为参赛队的基础题成绩；上机设计题分为集成电路设计类、半导体器件类与半导体制造类，参赛队任选其中一个方向并集体完成。此环节的综合成绩排名至少前56名参赛队伍晋级答辩环节，其他参赛队伍不参加答辩环节，具体赛制及题目设置详见决赛通知。5.答辩环节。所有晋级的参赛队参加答辩环节，答辩内容为初赛阶段提交的参赛作品的现场演讲，并回答评委的提问。选取不少于前16个队伍参加竞演环节。6.竞演环节：每个参赛队进行竞演，并回答评委问题，由评委打分得出最终名次。前3名为本届创“芯”之星荣誉的获得者。五、奖项设置和奖励办法1.创“芯”大赛决赛设团队一等奖、二等奖、三等奖，优秀指导教师奖，优秀组织奖，优秀组织教师等奖项。2.团队一等奖不少于16名，前三名队伍获得“创芯之星”荣誉称号：冠军20万元，亚军15万元，季军10万元，获得获奖证书、奖杯，其余队伍获得奖金2万元，获得获奖证书、奖杯；团队二等奖65名，每队奖金1万元，获得获奖证书；团队三等奖约170名，获得获奖证书；3.企业命题具体内容及专项奖信息见竞赛官方网站。4.决赛各个奖项均获得由组委会统一颁发荣誉证书。六、其他1.决赛期间，参赛队餐费、住宿费由组委会负责，差旅费等其它费用自理。2.不能组队参加本届竞赛的单位可以派员进行观摩，每个单位可派1-2名代表，观摩人员交通费和住宿费用自理，承办单位将提供有关方便。具体观摩方案请关注后续通知。3.进入决赛的参赛队必须自带电脑（及网线转接口）。决赛现场将为每个参赛队伍提供3个标准有线网络接口，可连接至大赛服务器。大赛服务器所需接口软件及服务器内安装的软件列表将于决赛前提供，请关注后续通知。4.根据实际情况，结合大赛评审的实际需要，部分赛事时间节点可能会产生变化，具体时间调整另行通知，相关事宜详见大赛官方网站。5.大赛解释权归大赛组委会。七、大赛组委会联系方式秘书处联系人：张逸轩联系电话：0592-5776165；17606905288邮件地址：cpicic@163.com单位：清华海峡研究院承办单位联系人：朱心怡联系电话：0512-68768039邮箱：zhuxinyi@nju.edu.cn承办单位：南京大学

点击此处下载“华为杯”第八届中国研究生创“芯”大赛参赛邀请函扫描件“华为杯”第八届中国研究生创“芯”大赛参赛邀请函各研究生培养单位：为进一步服务国家集成电路产业发展战略实施，促进集成电路领域优秀人才的培养，根据“中国研究生创新实践系列大赛”工作安排，现面向各研究生培养单位发出“华为杯”第八届中国研究生创“芯”大赛参赛邀请。一、大赛背景中国研究生创“芯”大赛（简称“大赛”）是面向全国高等院校及科研院所在读研究生的一项团体性集成电路设计创意实践活动。大赛旨在成为研究生展示集成电路设计能力的舞台，进行良好创新实践训练的平台，为参赛学生提供知识交流和实践探索的宝贵机会。大赛每年举办一次，今年为第八届。赛事覆盖全国大部分集成电路相关专业研究生培养高校及科研院所，在促进青年创新人才成长、遴选优秀人才等方面发挥了积极作用，受到政府各部门、高等院校、企事业单位和社会媒体等方面的广泛关注和高度重视。2025年，大赛将在江苏省苏州市举办，由南京大学承办，中共苏州市委组织部、苏州高新区管委会支持，华为技术有限公司冠名。决赛同期还将举办集成电路产业招聘会，产业高峰论坛等活动，邀请来自学界及业界嘉宾分享经验，促进集成电路产学研融合，拓宽参赛学生的视野。二、时间及地点报名启动时间：2025年3月25日报名截止时间：2025年6月15日资格审核及作品提交截止时间：2025年6月20日决赛时间：2025年7月27日-31日（拟）决赛地点：南京大学苏州校区三、参赛办法1.中国大陆、港澳台地区在读研究生（硕士生和博士生，含留学生）和已获得研究生入学资格的大四本科生（需提供学校保研、录取证明）及国外高校在读研究生均可参赛。2.以参赛队为基本报名单位，每个参赛队由两至三名学生组成。每个参赛队可选指导教师一名或两名，设置队长一名。每位指导教师至多指导五个参赛队，每位参赛队员只能加入一个参赛队。3.大赛官网：https://cpipc.acge.org.cn/cw/hp/10。参赛队在大赛官网上注册、完善报名信息、组队。参赛队所在研究生培养单位进行资格审核后，参赛队在官网上提交参赛作品。4.在初赛阶段，参赛队可以选择自主命题，也可以选择企业命题。对于选择企业命题的参赛队，参赛队可联系秘书处（微信：cpicic-ctri）报名多个企业命题，针对不同赛题提交不同作品。其作品将由企业进行评审，企业命题的要求及奖项设置详见官网。四、赛事相关事宜大赛参赛说明、企业命题等相关事宜详见大赛官方网站。请各培养单位通过校园网、校园新媒体、研究生院、相关院系、学生管理部门等多渠道发布赛事消息，提前安排竞赛动员部署和参赛队伍选题工作，广泛动员研究生参赛，并关注大赛官网通知。六、联系方式秘书处联系人：张逸轩联系电话：0592-5770778；17606905288邮件地址：cpicic@163.com秘书处单位：清华海峡研究院承办单位联系人：朱心怡联系电话：0512-68768039邮箱：zhuxinyi@nju.edu.cn承办单位：南京大学

参赛师生可扫描下方二维码，获取企业完整命题信息等详细资料，预祝各位取得佳绩！企业命题说明：1、初赛自主命题与企业命题赛道择一报名，选择企业命题的队伍将由企业评审。企业命题作品提交要求详见对应赛题页面输出要求。2、队伍可以报名多个企业命题，意向报名多道企业命题，报名及提交作品时联系秘书处（微信号cpicic-ctri）报备。3、企业命题专项奖专门用于奖励选择企业命题的赛队，企业命题专项奖是初赛奖，由企业专家评出。入围决赛的参赛队伍继续参加大赛决赛奖项评比，与初赛奖项互不冲突。4、报名截止6月15日，资格审核及作品上传截止6月20日。报名对象及报名办法详见参赛说明。5、参赛不收取报名费用。华为企业命题赛题一：高线性度时钟相位插值器设计赛题二：ICS电路设计（无线终端）赛题三：查表保序管理模块设计赛题四：3D芯片设计：True3DMacroPlacement+Partition赛题五：NAND2环振优化设计赛题六：Path-BasedTimingDrivenGlobalPlacement（后端设计）赛题七：高速高线性度DAC设计赛题八：VCSEL激光器的3DVectorial求解赛题九：POLAR码编解码模块设计赛题十：单反馈架构下的宽带ET功放的建模算法与线性化策略【点击赛题可跳转查看具体赛题要求】华为企业命题说明华为企业命题专项奖专门用于奖励选择华为企业命题的赛队，华为企业命题专项奖是初赛奖，由企业专家评出。入围决赛的参赛队伍继续参加大赛决赛奖项评比，与初赛奖项互不冲突。华为赛题分为通用题和专用题两类，2、3、7题为通用题，1、4、5、6、8、9、10题为专用题。评选特等奖时，同等条件下选择专用题的赛队优先。华为赛题专项奖设置特等奖3队，每队奖金5万元；一等奖10队，每队奖金1万元；二等奖20队，每队奖金0.5万元。格科微电子企业命题赛题一：高PSRR低噪声RAMP设计赛题二：片上高速环振锁相环设计与实现赛题三：低功耗低失调源极驱动电路设计赛题四：图像坏点和PDAF相位对焦像素的去除赛题五：伪随机噪声图像生成【点击赛题可跳转查看具体赛题要求】格科微电子企业命题专项奖格科微电子企业命题专项奖专门用于奖励选择格科微企业命题的赛队，由企业专家评出。格科微电子企业命题专项奖是初赛奖，入围决赛的参赛队伍继续参加大赛决赛奖项评比，与初赛奖项互不冲突。格科微电子企业命题奖项设置一等奖2支队伍，每队奖金1万元；二等奖5支队伍，每队奖金5千元。Cadence企业命题赛题一：实现高性能寄存器文件（registerfile）硬件设计【点击赛题可跳转查看具体赛题要求】Cadence命题专项奖Cadence企业命题专项奖专门用于奖励选择Cadence企业命题的赛队，由企业专家评出。Cadence企业命题专项奖是初赛奖，入围决赛的参赛队伍继续参加大赛决赛奖项评比，与初赛奖项互不冲突。奖项设置Cadence企业命题一等奖：1支队伍，每队奖金1万元；Cadence企业命题二等奖：4支队伍，每队奖金5千元；新思科技企业命题赛题一：汽车电子功能安全性要求下的总线互连组件设计赛题二：基于LLM的VerilogRTL代码生成与验证【点击赛题可跳转查看具体赛题要求】奖项说明新思科技企业命题专项奖专门用于奖励选择新思科技企业命题的赛队，由企业专家评出。新思科技企业命题专项奖是初赛奖，入围决赛的参赛队伍继续参加大赛决赛奖项评比，与初赛奖项互不冲突奖项设置新思科技企业命题一等奖2队，每道赛题各1队，每队奖金1万元；新思科技企业命题二等奖6队，每道赛题各3队，每队奖金0.5万元。拟邀请优秀获奖者参加新思科技开发者大会，最终方案以企业官宣为准；参赛者可优先获得新思科技实习生岗位机会，简历发送至snps_cpicic22@synopsys.com。华大九天企业命题赛题一：全差分放大器的设计赛题二：振荡器的设计【点击赛题可跳转查看具体赛题要求】华大九天企业命题专项奖华大九天企业命题专项奖专门用于奖励选择华大九天企业命题的赛队，由企业专家评出。华大九天企业命题专项奖是初赛奖，入围决赛的参赛队伍继续参加大赛决赛奖项评比，与初赛奖项互不冲突。华大九天企业命题奖项设置华大九天企业命题一等奖2支队伍，每队奖金1万元；华大九天企业命题二等奖6支队伍，每队奖金5千元。概伦电子企业命题赛题一：基于VeriSim仿真的USART模块设计赛题二：器件建模题A赛题三：器件建模题B【点击赛题可跳转查看具体赛题要求】概伦电子企业命题专项奖概伦电子赛题专项奖专门用于奖励选择概伦电子赛题的获奖赛队。概伦电子专项奖是初赛奖，参赛赛队可同时参加大赛执行委员会组织的其他大赛奖项的评审和获奖。概伦电子赛题专项奖设置概伦电子企业命题一等奖2队，每队奖金1万元；概伦电子企业命题二等奖6队，每队奖金0.5万元。培风图南企业命题赛题一：极限尺寸下纳米片晶体管TCAD模型优化研究【点击赛题可跳转查看具体赛题要求】培风图南命题专项奖培风图南企业命题专项奖专门用于奖励选择培风图南企业命题的赛队，由企业专家评出。培风图南企业命题专项奖是初赛奖，入围决赛的参赛队伍继续参加大赛决赛奖项评比，与初赛奖项互不冲突。奖项设置培风图南企业命题一等奖1支队伍，每队奖金1万元；培风图南企业命题二等奖3支队伍，每队奖金5千元。圣邦微电子企业命题赛题一：基于CMOS工艺的带隙基准电压源设计赛题二：高边电流检测放大电路设计赛题三：用于带隙基准的CMOS/BiCMOS运算放大器设计【点击赛题可跳转查看具体赛题要求】圣邦微电子企业命题圣邦微电子企业命题专项奖专门用于奖励选择圣邦微电子企业命题的赛队，由企业专家评出。圣邦微电子企业命题专项奖是初赛奖，入围决赛的参赛队伍继续参加大赛决赛奖项评比，与初赛奖项互不冲突。圣邦微电子企业命题奖项设置圣邦微电子企业命题一等奖1支队伍，每队奖金1万元；圣邦微电子企业命题二等奖3支队伍，每队奖金5千元。合见工软企业命题赛题一：USB高速接口扩展卡电路设计及实现赛题二：基于多芯粒（Chiplet）的AI/HPC近存计算加速系统设计与验证【点击赛题可跳转查看具体赛题要求】合见工软赛题专项奖设置合见工软企业命题一等奖2队，每队奖金1万元；合见工软企业命题二等奖6队，每队奖金0.5万元。苏州国芯科技企业命题赛题一：MEMS陀螺仪谐振驱动电路设计【点击赛题可跳转查看具体赛题要求】苏州国芯科技企业命题专项奖苏州国芯科技企业命题专项奖专门用于奖励选择苏州国芯科技企业命题的赛队，由企业专家评出。苏州国芯科技企业命题专项奖是初赛奖，入围决赛的参赛队伍继续参加大赛决赛奖项评比，与初赛奖项互不冲突。奖项设置苏州国芯科技企业命题一等奖1支队伍，每队奖金1万元；苏州国芯科技企业命题二等奖3支队伍，每队奖金5千元。昇显微电子企业命题：赛题一：基于双三次插值的图像缩放算法优化赛题二：图像90度旋转赛题三：自适应均衡器设计【点击赛题可跳转查看具体赛题要求】昇显微电子企业命题说明昇显微电子命题专项奖专门用于奖励选择昇显微电子命题的赛队，昇显微电子命题专项奖是初赛奖，由企业专家评出。入围决赛的参赛队伍继续参加大赛决赛奖项评比，与初赛奖项互不冲突。奖项设置一等奖3队，每道赛题各1队，每队奖金1万元；二等奖9队，每道赛题各3队，每队奖金0.5万元。

关于合见工软上海合见工业软件集团有限公司（简称“合见工软”）作为自主创新的高性能工业软件及解决方案提供商，以EDA（电子设计自动化，ElectronicDesignAutomation）领域为首先突破方向，致力于帮助半导体芯片企业解决在创新与发展过程中所面临的严峻挑战和关键问题，并成为他们值得信赖的合作伙伴。合见工软于2020年成立，公司的发展与自主研发实力多次获得认可与支持，现已荣获国家级专精特新“小巨人”企业、国家级高新技术企业等认定，产品获得中国集成电路创新联盟“IC创新奖”、“中国芯”优秀支撑服务产品等多项荣誉资质。合见工软在国产EDA领域率先推出了针对数字芯片验证的EDA全流程平台工具，同时进一步扩展产品布局，在数字实现EDA工具、设计IP、系统和先进封装级领域多维发展，推出了多款自主自研的EDA与IP产品，产品覆盖全场景数字验证硬件、虚拟原型验证平台、功能仿真、验证管理及系统级原型验证、IP验证，及可测性设计DFT全流程平台、大规模PCB板级设计平台、系统级和先进封装设计研发管理，及高速接口IP等二十余款EDA产品及解决方案。多产品线并行研发，以产品创新为核心，正是合见工软坚守初心，多措并举的扎实发展道路的体现。产品面世以来，已经在高性能计算、5G通信、GPU、人工智能、汽车电子等国内头部企业中成功部署应用，全面展示了合见工软公司产品强大的技术实力与研发能力。合见工软赛题专项奖设置:合见工软企业命题一等奖2队，每队奖金1万元合见工软企业命题二等奖6队，每队奖金0.5万元报名链接（大赛官网）https://cpipc.acge.org.cn/cw/hp/10参赛说明https://cpipc.acge.org.cn//cw/detail/10/2c90801795a92a850195cc477e8519c6赛题资源申请方式见下表https://www.kdocs.cn/l/csngkhU8ojbc赛题一：USB高速接口扩展卡电路设计及实现概述：基于商用集成MCU（如Microchip，TI，Infineon，ViaLabs等）实现USB3（USB3.1或者USB3.2）高速接口的扩展。要求实现扩展至少两个USB3接口。实现扩展HDMI，DP或USBPD等接口可视为加分项。输出要求：根据功能和性能要求，评估并选定可用MCU基于选定MCU，使用合见工软提供的UniVistaArcherSchematic原理图设计工具，完成此电路系统的逻辑设计。包括元件库的创建，逻辑电路绘制，逻辑框图绘制。输出物料清单BOM，逻辑网表，原理图PDF等。使用合见工软的UniVistaArcherPCB设计工具，完成此系统的物理设计。包括封装库创建，电路板绘制。输出生产制造资料文件。输出电路板的三维视图本赛题软件申请方式详见下表：https://kdocs.cn/l/csngkhU8ojbc打分项：MCU选择和电路系统设计匹配，原理图设计清晰，DRC检查无误电子元器件的符号设计和封装设计与数据手册一致PCB布局整齐美观，空间使用合理，充分考虑元器件的电气特性PCB的设计规则，包括物理规则，间距规则，电气规则设置合理正确晶振电路，高速信号布局布线合理电源部分，DC-DC，滤波电容等处理合理设计完整性，输出图纸，生产制造文件正确综合考虑物料成本，电气功能和性能指标，设计周期赛题二：基于多芯粒（Chiplet）的AI近存计算加速系统设计与验证一、题目背景随着人工智能（AI）应用的迅猛发展，系统对内存带宽和低延迟的需求持续攀升。传统的处理器-主存架构在应对大规模数据处理任务时，面临严峻的"存储墙"挑战，数据搬移开销成为制约系统性能的关键因素。近存计算（Near-MemoryComputing）技术通过将运算单元部署于靠近存储的位置，有效减少数据传输开销，显著提升系统吞吐量，成为解决"存储墙"问题的重要途径。与此同时，多芯粒（Chiplet）封装技术的兴起，为构建高性能计算系统提供了新的思路。在多芯粒架构中，实现芯粒间的高速通信成为当前的研究热点。通过在不同芯粒上部署针对性的加速逻辑，利用高带宽的片内和片间互联技术进行协同计算，能够更好地满足AI应用对高吞吐和低延迟的严苛要求。二、竞赛任务1.设计任务：设计一个多芯粒近存计算加速系统：近存计算单元（Near-MemoryComputeUnit,NMCU）：负责执行大规模数据的快速处理任务，包括但不限于矩阵乘法、卷积等AI算法的核心算子。芯粒间高速互联通道：两个芯粒之间采用高性能互联协议进行数据传输，以满足低延迟、高带宽的要求。2.功能和接口要求数据接口（MemorySide）：近存计算单元需通过接口获取数据。接口需支持可配置的带宽和读取模式，以模拟真实场景中的高并发数据流。备注：为方便参赛者，主办方将提供HBM和DDR的标准仿真模型（BehaviorModel）。参赛者可以选择利用这些模型，也可自行设计/选择其他存储模型（如SRAM或自定义半双工模型）进行接口设计与验证。参赛者可将存储器简化视为类似SRAM的存储单元，重点聚焦于近存计算架构设计与创新。能否将提供的模型用起来由参赛者自行决定，本竞赛不对选择哪种实现方式作硬性要求。内部运算批处理：近存计算单元应支持常见的AI运算，如矩阵乘法或卷积操作。可设计为可配置的处理单元（PE,ProcessingElement）数量，或采用SystolicArray架构，重点优化流水线深度和并行调度策略。芯粒间通信协议：系统需集成芯粒间通信接口，确保芯粒间的可靠通信。备注：考虑到UCIe是当前业界重要的开放标准，主办方将提供UCIe标准协议IP核。参赛者可选择集成此IP核，或自行设计芯粒间互联协议。本竞赛重点在于实现并验证一个高效、可靠的芯粒间通信机制，参赛者可根据自身能力和创新思路自由选择实现方式。能否将提供的IP用起来由参赛者自行决定，不作硬性要求。本赛题相关资源申请方式详见下表：https://kdocs.cn/l/csngkhU8ojbc合见工软赛题二ip和模型资源申请的条件及发放方式如下：1、队伍需要报名合见工软赛题2、申请表作为邮件附件，发送至useryy2@163.com3、邮件命名规则：创芯大赛合见工软赛题二-学校名称-队伍名称4、完成以上两个条件的报名队伍，主办方将在审核确认后发放软件及账号5、若有其它疑问请联系秘书处微信cpicic-ctri可扩展性：设计应预留可扩展空间，便于后续扩展到更多芯粒或更复杂的加速模块。3.性能与功能目标性能指标吞吐量（带宽利用率）：在典型负载场景下，芯粒间链路上实现的数据吞吐量不低于所选接口理论最大带宽的90%。延迟：主算力芯粒主频2GHz，近存算力芯粒主频1GHz。从数据请求到数据处理完成的平均延迟低于80纳秒，最坏情况延迟不超过150纳秒。测量典型操作（如MACCs运算，矩阵乘法）的延迟。功能和验证指标设计覆盖率：通过仿真和UVM测试用例，关键模块的功能覆盖率应至少达到95%。断言覆盖率：在仿真期间，关键断言（如协议握手、状态转换和时序约束）的激活率应达到100%。可扩展性和灵活性指标可扩展性因子：从双芯粒设计扩展到多芯粒配置时，团队需展示近乎线性的性能提升（吞吐量、延迟）。PPA与面积说明本次竞赛重点考察设计的架构创新、功能正确性、验证完备性以及核心性能指标（吞吐量、延迟）。本竞赛是前端设计项目，不对设计的功耗、性能、面积（PPA）优化以及最终的芯片面积大小进行评估或限制，不纳入评分范围。参赛者不需要关注后端工艺或库文件相关内容，仅需专注于前端设计与验证工作。三、涉及的核心知识点1.近存计算（Near-MemoryComputing）深入理解存储墙瓶颈的形成原理，以及数据搬移开销对系统性能的影响。掌握在硬件层面进行矩阵或张量运算的设计要点，包括并行化、流水化设计，以及访存模式的优化策略。2.AI算法硬件加速熟悉矩阵乘法、卷积等基础算子的硬件实现方式，如SystolicArray架构的设计与应用。掌握数据流水线化和并行调度策略，以提高硬件加速的效率和性能。3.芯粒间高速互联技术熟悉以UCIe为代表的开放芯粒间互联标准的技术特点和优势，能够在设计中灵活应用。掌握高速互联接口IP的集成流程、端口配置以及带宽/时序要求。4.数字电路设计与验证方法学熟练运用Verilog/SystemVerilog进行RTL级设计。掌握UVM等验证方法学，能够搭建测试平台，提高仿真场景覆盖率，收集断言和覆盖率信息。了解跨时钟域同步（CDC）和跨多芯粒接口的验证要点，确保系统的可靠性和稳定性。四、解答思路与建议1.架构设计NMCU（Near-MemoryComputeUnit）:设计为可配置规模的阵列结构，或采用可扩展的SystolicArray架构，以适应不同规模的数据处理需求。根据“访存-计算-存回”的处理流程，设计控制逻辑，实现批量读写和流水处理，提高数据处理效率。芯粒间互联接口集成：在设计选择芯粒间互联方案时，主办方提供UCIeIP核供参赛者使用。参赛者可尝试集成此IP核搭建符合行业标准的接口，也可基于对通信需求的理解自行设计芯粒间通信接口。每个芯粒上放8个接口。定义握手协议、包组装/解包接口，考虑多通道并发情况下的资源分配，提高通信效率。选择合适的跨时钟域同步（CDC）方案，在保证数据传输安全的同时，尽量减少延迟。整体方案设计：本次竞赛是一个开放性平台，主办方提供UCIeIP和存储器控制器模型（HBM/DDR），参赛者可探索如何利用这些资源，也可自行搭建简化模型，实现一个完整的计算流程。例如，发送指令，从内存读取两个数据，在NMCU中进行运算处理，然后将结果写回。本竞赛重点考察参赛者对近存计算架构的理解和创新设计能力。参赛者可自由发挥，设计实现符合要求的近存计算系统，不限制具体实现方式。成功实现近存计算和芯粒间通信的基本功能流程，就是一个很好的成果。参赛者可自由创新，不必过度追求复杂设计。2.功能实现与RTL编码使用Verilog/SystemVerilog进行RTL级设计，确保代码的可读性和可维护性。采用模块化、分层化的设计方法，便于后续的单独验证和系统集成。可结合主办方提供的模型资源，或自行设计存储和通信接口，实现高效的数据访问与运算操作。能否使用提供的模型由参赛者自行决定，不作硬性要求。3.验证平台与测试场景单元级验证：对NMCU、UCIe通信模块分别进行功能测试，确保各模块的正确性。系统级验证：使用仿真工具搭建顶层UVM测试平台，随机生成多种并行读写、矩阵运算命令，以及潜在的错误场景（如数据竞争、延迟、丢包等），监控系统的响应，验证系统的稳定性和可靠性。覆盖率与断言：断言（Assertions）检查协议状态机和时序关系正确性。通过功能覆盖（FunctionalCoverage）确保各种边界情况（如读写冲突）都得到充分测试。4.性能评估与结果分析系统功能完整性验证：验证整个流程是否成功运行，从数据获取、处理到结果输出的完整链路是否畅通。确认近存计算单元与芯粒间通信能够协同工作并正确完成预期功能。在不同输入数据规模和场景下，系统功能的正确性和稳定性。基本指标分析：在系统成功运行的基础上，收集并记录关键指标数据。分析系统在多芯粒协同工作时的资源利用情况。5.扩展思路更多芯粒：用多颗NMCU进行分布式并行计算，充分利用UCIeIP核的低延迟、高带宽、低功耗等特性，构建更大规模的异构计算系统，进一步提升系统性能和可靠性。高级AI算子：增加AI特殊算子（如激活函数、Pool运算），丰富硬件功能，满足更复杂的计算需求。安全特性：在芯粒间传输链路引入加密/解密机制，保障高并发通信的安全性。五、成果验证的具体步骤1.环境准备搭建验证工具环境。备注：主办方将提供仿真工具、UCIeIP和存储器控制器模型，参赛者可利用这些资源进行验证。参赛者可自由选择适合自己设计的验证方案。安装/配置好所需库和编译脚本，确保可以进行SystemVerilog+UVM的仿真。必须使用合见工软UniVistaSimulator（UVS）以及DietoDieChipletIP。鼓励使用UCIeIP。2.单元测试对NMCU：提交不同规模的矩阵乘法或卷积请求，检查结果正确性。测试与存储接口的时序、流量控制是否满足设计要求。对芯粒间通信协议模块：验证所选通信协议的集成与配置是否正确，以及其通信性能是否符合预期。构造多通道并发读写场景，测试在极端情况下的数据发送接收是否正确完整。3.系统级测试将各模块在顶层集成，运行全系统场景，包括：处理大规模矩阵数据流，可随机生成或使用真实数据集。模拟多线程/多请求下的芯粒间高并发通信，测试系统的性能和稳定性。？插入异常场景，如丢包、奇偶校验错误等，观察系统的恢复能力。使用测分板（Scoreboard）比对计算结果，检查数据包收发次序，确保系统的正确性。4.覆盖率报告与性能指标获取功能覆盖率与代码覆盖率，确认测试用例对协议所有分支路径、状态机转移都有充分覆盖。测量在不同输入规模、并发请求数量时的平均带宽、延迟等关键指标。5.分析优化和结论根据仿真日志和覆盖率报告，查找瓶颈或错误。讨论可改进之处，如加深流水线深度、优化仲裁算法或通信协议。在竞赛答辩中给出性能评估和改进方案，展示设计亮点以及未来扩展思路。六、总体评分维度与占比架构与功能设计（30%）RTL与功能正确（25%）验证方法与覆盖率（25%）性能与优化（5%）文档与展示（15%）以下详细列出各维度的要求与评分要点：1.架构与功能设计（30%）目标清晰度（5分）是否合理定义了近存计算与多芯粒互联的设计目标？是否明确说明了系统架构（NMCU、等）的功能角色与边界？模块划分与层次化设计（15分）模块划分是否清晰、可扩展？是否采用层次化设计思路便于后续验证？是否体现了对近存计算概念的深入理解芯粒间集成的正确性（10分）所选用或自行设计的芯粒间互联方案实现是否高效可靠？互联协议的握手、仲裁、数据帧封装等是否设计合理？是否能够满足系统间通信需求？2.RTL与功能正确（25%）RTL完整度与可综合性（10分）是否提供了完整且可综合的RTL代码？（如SystemVerilog模块齐全，没有语法/结构缺陷）是否能够正确通过基本综合检查（SynthesisCheck）？关键功能模块实现（15分）近存计算单元（NMCU）的核心运算逻辑是否实现正确且具备并行特性？芯粒互联模块是否能够正确收发数据、处理握手与仲裁？整体系统是否能够完成指令发送、数据读取、计算处理、结果写回的基本流程？3.验证方法与覆盖率（25%）验证平台搭建（10分）是否合理使用验证工具，采用UVM方法学进行分层测试平台搭建？测试激励、驱动、监测器、评分板（Scoreboard）等组件设计是否合理？是否实现了断言（Assertion）以捕捉协议关键点或时序违规？测试场景设计与覆盖率（10分）是否针对关键场景（并发读写、数据竞争、存储器延迟/拥塞）进行了全方位测试？功能覆盖率（FunctionalCoverage）与代码覆盖率（CodeCoverage）是否达到高水平（通常>90%）？是否有针对CornerCase和异常情况（如丢包、奇偶校验错误）的测试？仿真结果与定位分析（5分）是否提供了完善的仿真报告、日志分析，对缺陷能否追踪并迅速定位？是否有相应的测试用例/脚本管理，并对结果进行系统化统计？4.性能与优化（5%）在给定频率或时钟约束下，是否完成基本的性能评估（如处理一批矩阵乘法需要多少时钟周期）？多芯粒并行访问时，是否测量和对比吞吐量、总线利用率等？系统是否实现了高效的近存计算和芯粒间通信？5.文档与展示（15%）项目文档质量（10分）是否提供完整的规格说明书（Specification）与设计文档（Architecture/Implementation）？设计思路、关键数据结构/状态机的描述是否清晰易懂？验证文档（TestPlan、测试结果总结等）是否详细、可供复现？是否详细描述了所选技术方案的使用方法和集成过程？现场展示与答辩（5分）是否能够清晰地阐述整体设计思路、验证策略与性能评估结果？对评委问题的回应是否专业、条理清晰，能否展示系统仿真或波形演示？评分示意表本竞赛是前端设计项目，不对芯片面积、综合与后端工艺进行评估，参赛者应将重点放在架构创新、功能实现与验证上。主办方提供的IP和模型资源可供参赛者自由选择使用，不作硬性要求。关键是能否展示对近存计算的理解和创新思路。*需要使用可综合的Verilog/Systemverilog*Testbench可以使用UVM中的高级语言评分维度占比主要评判要点架构与功能设计30%需求定义、模块划分、近存计算创新性、互联策略及开放性设计RTL与功能正确性25%代码可综合性、功能模块完整度、代码规范与可维护性验证方法与覆盖率25%UVM测试平台搭建、断言与功能覆盖率、测试场景全面性及CornerCase处理性能与优化5%基本性能评估、优化思路文档与展示15%设计与验证文档质量、现场展示与答辩表现

关于概伦电子概伦电子（688206.SH）是国内首家EDA上市公司、关键核心技术具备国际市场竞争力的EDA领军企业，致力于打造应用驱动的、覆盖集成电路设计与制造的EDA全流程解决方案，支撑各类高端芯片研发的持续发展，并联合产业链上下游和EDA合作伙伴，建设有竞争力和生命力的EDA生态；通过EDA方法学创新，推动集成电路设计和制造的深度联动，加快工艺开发和芯片设计进程，提高集成电路产品的良率和性能，增强集成电路企业整体市场竞争力。概伦电子赛题专项奖设置:概伦电子企业命题一等奖2队，每队奖金1万元概伦电子企业命题二等奖6队，每队奖金0.5万元说明：概伦电子赛题专项奖专门用于奖励选择概伦电子赛题的获奖赛队。概伦电子专项奖是初赛奖，参赛赛队可同时参加大赛执行委员会组织的其他大赛奖项的评审和获奖。概伦电子-创芯大赛人才招聘政策:概伦电子公司鼓励和支持技术部门从创芯大赛获奖学生中挖掘人才。在校招过程中，本次创芯大赛获奖学生可以跳过笔试，直接进入面试环节，概伦电子公司将优先为获奖学生提供岗位实习的机会。报名链接（大赛官网）https://cpipc.acge.org.cn/cw/hp/10参赛说明https://cpipc.acge.org.cn//cw/detail/10/2c90801795a92a850195cc477e8519c6赛题一：基于VeriSim仿真的USART模块设计关于VeriSimVeriSim是一款先进的逻辑仿真器，提供全面的数字设计验证解决方案，覆盖系统级、行为级、RTL级和门级数字电路仿真验证的需求。配备高性能的仿真引擎和约束求解器，旨在提高编译时效率，并确保设计的正确性和稳定性；可适配众多主流硬件描述语言，包括Verilog、VHDL、SystemVerilog、SystemC等，以及它们的组合；支持行为级、RTL级和带SDF后仿的门级数字电路门级Verilog和VHDL仿真；支持高阶的系统级SystemVerilog加SystemC混合仿真，通过无缝集成通用验证方法（UVM）为用户提供快速验证测试台的设置，使验证过程更加高效和可控；提供全面的功能、断言和代码覆盖率测试，可生成多种格式的仿真数据；输入文件可通过加密算法进行保护，确保客户IP得到充分的安全保护；VeriSim集成概伦电子NanoSpice系列的各种晶体管级电路仿真器，提供完整的混合信号验证解决方案。设计内容描述：USART（UniversalSynchronous/AsynchronousReceiver/Transmitter）是一个全双工通用同步/异步串行收发模块，USART协议从早期的UART开始，经过扩展同步功能以及持续的技术优化与更新，形成了广泛应用于物联网设备，嵌入式系统和微控制器的成熟通信协议。请基于这一标准设计一个USART模块，并基于UVM或PVM方法论搭建验证平台，使用VeriSim仿真器进行功能验证。用Verilog语言实现USART模块的设计，模块接口定义和功能列表如下所示用Verilog语言实现USART模块的设计，模块接口定义和功能列表如下所示（usart_pclk频率100MHz）。基于UVM架构搭建测试平台，实现BRM，SCB，Monitor等验证模块。编写测试用例，要求覆盖题目规定的完整功能点。用VeriSim仿真工具完成仿真并输出覆盖率报告。附加题：用PVM方法论搭建验证平台，并跑通关键测试用例。输出要求：USART模块设计方案及Verilog代码。USART模块模块测试平台方案及SystemVerilog代码。测试点分解及测试用例代码。功能覆盖率报告。附加题：PVM验证平台及测试用例代码。评分细则完成设计方案及代码编写，满足题目要求的所有功能点。（30分）方案和代码各占15分。用标准的测试平台和测试用例进行测试，每漏掉一个功能点扣1分。完成测试平台及测试点分解方案及编码，并通过VeriSim仿真。（30分）用学员的测试平台跑标准的设计DUT，能正常运行说明平台逻辑正确。方案和代码各占15分。测试点需要覆盖题目要求的所有功能点，包括正常情况和异常情况。遗漏一个测试点扣1分，仿真不通过的用例扣1分。功能覆盖率。（20分）统一用标准的功能覆盖率定义测试用户的测试用例，并统计功能覆盖率。覆盖率小于60%计0分，100%计20分，以此类推。编码质量及测试效率。（20分）从两个指标评判：（1）每仿真1ms所需的CPU时间（总CPU运行时间/仿真时间）。（2）最高内存占用。这两个指标各占10分，分别将学员的数据排序，值越低，得分越高。附加题。（10分）完成PVM验证平台，并编译通过计5分，每完成一条测试用例加1分，最多加5分。软件申请表下载链接https://kdocs.cn/l/cgm8Gu15YbEe软件获取方式1、队伍需要在大赛官网报名概伦电子赛题2、软件申请表作为邮件附件，通过邮箱发送至useryy2@163.com邮件命名规则：创芯大赛概伦电子赛题X-学校名称-队伍名称3、完成以上两个条件的报名队伍，概伦电子将在审核确认后发放软件及账号4、因软件账号需要自行注册，请加入概伦电子企业命题交流群，以便获取更多概伦电子最新通知。加群方式详见大赛官网概伦电子赛题页面5、若有其它疑问请联系秘书处微信cpicic-ctri赛题二器件建模题A关于MeQLabMeQLab是一款灵活的跨平台建模软件，为器件模型提取提供了完整的解决方案：从S参数测试，大、小信号建模，QA到建模报告自动生成，满足全流程建模应用。该软件支持全面的Compact模型如FinFet、GaNASM-HEMT，子电路模型,Verilog-A模型,以及基于子电路的BSIM模型衍生的高压模型的提取。MeqLab内置NanoSPICE仿真器，同时支持链接外部仿真器（如HSPICE、Spectre等)，且支持多仿真器的并行仿真验证。该软件集成了丰富的射频建模应用模板，同时开放脚本编程环境，支持灵活的用户自定义设置如去嵌程序、模型自动提参流程设计等应用，满足硅基或者化合物工艺器件建模应用。描述及要求任选一类PDSOI或者FDSOIMOSFET器件完成建模，包括器件的直流特性、射频小信号特性以及大信号的谐波功率特性等相关的参数提取，细节如下：任务1、任选一类SOI器件，简述其结构，工作原理，工艺制备流程，并指出器件特有的效应。（20分）器件结构示意图（包括剖面图和版图）（5分）工作原理（5分）工艺制备流程（5分）器件效应——结合数据分析为佳（5分）任务2、基于实测或者TCAD仿真数据，任选一类模型并给出射频小信号等效拓扑结构，完成直流和射频小信号模型参数的提取。（55分）说明选用模型的理由，并给出射频小信号的等效拓扑结构。（15分）给出DC数据测试条件及测试方案、提参流程，并完成直流参数提取。（15分）给出小信号S参数测试条件及测试方案、提参流程，并完成射频参数提取。（15分）模型拟合精度。（10分）任务3、完成大信号模型的验证及优化（Pout/PAEvsPin等）。（15分）任务4、给出本次完整的建模报告，数据和模型文件，并进行综合性小结。（10分）任务5、（可选加分项，可累加分数）设计应用电路并完成模型验证。（+10分）自建模型。（+10分）补充说明赛题二三考核标准会依据建模试题的完整性、创新性、建模精度结合难度系数共同考量。（理论上先进工艺结点引入效应会更多，建模难度也会增加，或特殊工艺的特殊效应）软件申请表下载链接https://kdocs.cn/l/cgm8Gu15YbEe软件获取方式1、队伍需要在大赛官网报名概伦电子赛题2、软件申请表作为邮件附件，通过邮箱发送至useryy2@163.com邮件命名规则：创芯大赛概伦电子赛题X-学校名称-队伍名称3、完成以上两个条件的报名队伍，概伦电子将在审核确认后发放软件及账号4、因软件账号需要自行注册，请加入概伦电子企业命题交流群，以便获取更多概伦电子最新通知。加群方式详见大赛官网概伦电子赛题页面5、若有其它疑问请联系秘书处微信cpicic-ctri赛题三器件建模题B关于MeQLabMeQLab是一款灵活的跨平台建模软件，为器件模型提取提供了完整的解决方案：从S参数测试，大、小信号建模，QA到建模报告自动生成，满足全流程建模应用。该软件支持全面的Compact模型如FinFet、GaNASM-HEMT，子电路模型,Verilog-A模型,以及基于子电路的BSIM模型衍生的高压模型的提取。MeqLab内置NanoSPICE仿真器，同时支持链接外部仿真器（如HSPICE、Spectre等)，且支持多仿真器的并行仿真验证。该软件集成了丰富的射频建模应用模板，同时开放脚本编程环境，支持灵活的用户自定义设置如去嵌程序、模型自动提参流程设计等应用，满足硅基或者化合物工艺器件建模应用。描述及要求任选一类器件，完成器件结构、工艺流程解析、建模、参数提取及拟合精度分析。不限定器件类型、制备工艺，例如可以是MOSFET、BJT、diode等器件。绘制并给出该款器件的结构剖面图及完整的制备工艺流程，给出该款器件的关键电性指标并分析器件用途。（20分）基于数据提取关键电性指标，明确说明是仿真值还是测量值。详细叙述影响该器件性能的物理效应，以及在器件模型中这些物理效应的表征方式，要求至少给出三种器件物理效应，物理效应考虑越详尽，得分越高。（30分）给出该款器件的器件模型，并详细叙述模型参数的提取流程。参赛队伍自建模型、加入大信号模型验证都将获得加分。（30分）给出该款器件模型文件及拟合误差报告。注：模型拟合精度越高，得分越高。（20分）补充说明赛题二三考核标准会依据建模试题的完整性、创新性、建模精度结合难度系数共同考量。（理论上先进工艺结点引入效应会更多，建模难度也会增加，或特殊工艺的特殊效应）软件申请表下载链接https://kdocs.cn/l/cgm8Gu15YbEe软件获取方式1、队伍需要在大赛官网报名概伦电子赛题2、软件申请表作为邮件附件，通过邮箱发送至useryy2@163.com邮件命名规则：创芯大赛概伦电子赛题X-学校名称-队伍名称3、完成以上两个条件的报名队伍，概伦电子将在审核确认后发放软件及账号4、因软件账号需要自行注册，请加入概伦电子企业命题交流群，以便获取更多概伦电子最新通知。加群方式详见大赛官网概伦电子赛题页面5、若有其它疑问请联系秘书处微信cpicic-ctri

关于cadenceCadence是电子系统设计领域的关键领导者，拥有超过30年的计算软件专业积累。基于公司的智能系统设计战略，Cadence致力于提供软件、硬件和IP产品，助力电子设计概念成为现实。Cadence的客户遍布全球，皆为最具创新能力的企业，他们向超大规模计算、5G通讯、汽车、移动设备、航空、消费电子、工业和医疗等最具活力的应用市场交付从芯片、电路板到完整系统的卓越电子产品。Cadence已连续十年名列美国财富杂志评选的100家最适合工作的公司。Cadence命题专项奖Cadence企业命题专项奖专门用于奖励选择Cadence企业命题的赛队，由企业专家评出。Cadence企业命题专项奖是初赛奖，入围决赛的参赛队伍继续参加大赛决赛奖项评比，与初赛奖项互不冲突。奖项设置Cadence企业命题一等奖：1支队伍，每队奖金1万元；Cadence企业命题二等奖：4支队伍，每队奖金5千元；Cadence-创芯大赛人才政策Cadence公司鼓励技术部门从创芯大赛获奖学生中挖掘人才。在招聘中，获奖学生可以直接进入HR面试环节，或通过Cadence实习直通车，优先为获奖学生提供实习生岗位机会。另外，Cadence公司还可以为在Cadence实习并有志于进一步出国深造的同学提供推荐信（Cadence标准格式化版本）。报名链接（大赛官网）https://cpipc.acge.org.cn/cw/hp/10参赛说明https://cpipc.acge.org.cn//cw/detail/10/2c90801795a92a850195cc477e8519c6赛题：高性能寄存器文件（RegisterFile）硬件设计赛题背景CPU中的寄存器文件（RegisterFile）是存储临时数据和指令执行过程中相关数据的关键组件，它在CPU架构中扮演着至关重要的角色，其设计效率直接影响CPU的整体性能表现。以RISC-V架构的超标量、乱序执行高性能CPU为例，通过寄存器重命名技术有效解决了多条指令并行执行时产生的WAW、WAR数据冒险问题，该解决方案需要在CPU中实现一个容量大于逻辑寄存器堆的物理寄存器堆。针对寄存器堆的具体实现，可根据不同功能需求选择基于DFF的设计、现有SRAM模块的集成方案，或采用特定的定制化寄存器架构。其中，基于DFF实现的寄存器堆通常由多个寄存器单元及其配套的读写控制逻辑电路构成。在设计DFF构成的多端口读写寄存器堆时，其读写选择控制逻辑面临诸多技术挑战，主要表现为信号延迟较高、电路布线复杂等问题。对于追求极致性能的CPU架构，寄存器堆设计必须同时满足高性能、低延迟和高并行处理能力等要求。赛题要求实现一个支持多端口同时读写且容量大小为256*32bit的高性能寄存器堆（RegisterFile）硬件设计。赛题细节寄存器堆容量256*32bit支持15读数据通道和5个写数据通道同时进行读/写操作每个通道可以独立访问寄存器写数据优先级与referencemodel简略版一致信号端口以及位宽与referencemodel简略版一致数据时序如提供的时序图所示高性能：在本设计中timing最重要，power和area重要性相当良好的PPAC结果SDC文件内容固定;使用时只能修改提供SDC中的时钟频率，其余设置由工具基于默认值会提供用于功能验证的testbenchPower计算：需要从提供的testbench仿真波形中截取5us-30us区间进行power计算会提供用于物理综合的def文件参考时序图工具支持*对于所有选择Cadence企业命题的学生，如果无法在学校便捷地获得以下参赛工具，可联系大赛组委会秘书处（1）仿真工具Xcelium：RTL级仿真门级仿真simvisiondebug波形支持（2）综合工具Genus：逻辑综合物理综合（3）Power计算工具Joules:支持两种计算power的方式(a)RTLstimulus+gatedatabase(b)gatestimulus+gatedatabase（4）Ispatial工具Innovus：支持Genus在做综合时，调用Innovus执行Ispatial过程评分标准项目细则分数设计报告设计模块设计合理，逻辑清晰，描述清晰。10功能验证报告功能功能验证正确10综合报告PPAC(performance,power,area,timing)Highperformance:提交综合结果以及PPAC报告。根据设计的PPAC结果给予打分，详情查看评分标准。70Power详细报告功耗提交activity反标率报告，详细的power报告（包括glitchpower）10加分项工具（1）提交书写规范，设置清晰，PPAC优化设置合理的综合脚本。提出Genus/Innovus工具功能改进的有效建议10（2）提交两种计算power的flow，以及计算结果。提出Joules工具功能改进的有效建议10附：1.评分标准(1)设计的congestion必须满足以下条件：overflowH:<3%overflowV:<3%maxhotspot:<1000(2)PPA各自评分权重如下：Per_weight:0.52Area_weight:0.24Power_weight:0.24(3)提交报告时需要提交下表：Performance(unitMhz)Area(unitµm²)Power(unitmW)(4)会把提交上来的报告根据PPA的数据排名，根据排名给予不同的计分比率Per/Area/Power排名百分比（%）Ration1Ration2Ration30-51115-150.80.80.815-300.60.50.530-500.40.50.550-700.20.20.270-1000.10.10.1(5)综合报告部分总分计算公式：Score=(Per_weight*Ration1+Area_weight*Ration2+Power_weight*Ration3)*70注：如果出现分数一样的情况，优先按照performance进行排名，其次是power，最后是area。2.SDC文件#clockfrequencycreate_clock-name$clk_name-period$clk_period[get_portsclk]#maxtransitionset_max_transition0.6#maxfanoutset_max_fanout323.ProcessDesignKit下载地址GitHub-google/skywater-pdk:OpensourceprocessdesignkitforusagewithSkyWaterTechnologyFoundry's130nmnode.4.赛题答疑&交流群添加大赛秘书微信备注cadence，进入微信赛题答疑交流群。

企业介绍新思科技(SYNOPSYS,INC.，纳斯达克股票代码:SNPS)一直致力于加速万物智能时代的到来，为全球创新提供值得信赖的、从芯片到系统的全面设计解决方案，涵盖电子设计自动化(EDA)、半导体IP以及系统和芯片验证。长期以来，我们与半导体公司和各行业的系统级客户紧密合作，助力其提升研发力和效能，为创新提供源动力，让明天更有新思。新思科技成立于1986年，总部位于美国硅谷，目前拥有19000多名员工，分布在全球125个分支机构。2024财年营业额超过61亿美元，拥有3400多项已批准专利。自1995年在中国成立新思科技以来，新思科技已在北京、上海、深圳、厦门、武汉、西安、南京、香港等城市设立机构，员工人数近1800人，建立了完善的技术研发和人才培养体系，秉持“以新一代EDA缔造数字社会”的理念，支撑中国半导体产业的创新和发展，并共同打造产业互联的数据平台，赋能中国的数字社会建设。奖项说明新思科技企业命题专项奖专门用于奖励选择新思科技企业命题的赛队，由企业专家评出。新思科技企业命题专项奖是初赛奖，入围决赛的参赛队伍继续参加大赛决赛奖项评比，与初赛奖项互不冲突奖项设置新思科技企业命题一等奖2队，每道赛题各1队，每队奖金1万元；新思科技企业命题二等奖6队，每道赛题各3队，每队奖金0.5万元。拟邀请优秀获奖者参加新思科技开发者大会，最终方案以企业官宣为准；参赛者可优先获得新思科技实习生岗位机会，简历发送至snps_cpicic22@synopsys.com。参赛说明https://cpipc.acge.org.cn//cw/detail/10/2c90801795a92a850195cc477e8519c6赛题一:汽车电子功能安全性要求下的总线互连组件设计近年来，智能汽车和自动驾驶技术快速发展，带动了汽车芯片市场的热潮。一辆普通燃油车可能搭载数十颗芯片来完成各种控制、监测和计算，而高端燃油车的芯片数量甚至超过百颗。随着中国“碳中和”目标的推进，新能源汽车的普及率要求在2035年达到30%。相比燃油车，新能源汽车对芯片的需求更为旺盛，所使用的芯片数量将成倍增长。这一趋势吸引了大量新兴芯片设计公司入局，同时，传统车企与造车新势力也积极投入，力求自研汽车芯片。然而，汽车与芯片交叉领域的人才极为稀缺，尤其是掌握功能安全的专业人才。这一短板使得大多数汽车芯片企业在满足车规要求方面面临巨大挑战。要获得车企认可，汽车芯片需通过严格的车规认证，如AEC-Q100和ISO26262等标准，它们覆盖了车辆功能安全的各个环节。针对这一行业痛点，新思科技特别设计了本次赛题，旨在吸引更多学生参与汽车芯片的功能安全设计。从概念构思到编码实现，从功能开发到安全验证，参赛者将深入体验符合车规要求的完整芯片设计流程，培养对汽车功能安全的初步理解和思考，为行业输送紧缺人才。一、命题描述及要求1.参与学员要求：1)熟练掌握Verilog语言，具备独立阅读与编写RTL设计代码的能力。2)具备扎实的数字电路设计基础，能够进行电路的基本分析与设计。2.输入与输出：1)输入：a)赛题提供的总线互连模块设计规范文档。b)一个基础功能测试要求文档。2)输出：a)参赛者在参赛周期内完成对设计规范文档的分析，并设计出符合规范的总线互连模块。b)完成安全机制的分析、设计文档，及RTL代码编写。c)开发测试环境及用例以测试模块的功能正确性。d)开发注错仿真环境及用例以测试并统计模块对错误的诊断覆盖率。e)提交工程目录结构说明，标注出各产出物的路径及列表。3.参赛者将接受Synopsys专家提供的基础理论培训，以深入理解功能安全性的基本概念，包括失效模型、安全机制及注错仿真的基本原理。4.基于总线互连模块的设计，参赛者需提炼出失效模型，并撰写失效模型描述文档。随后，根据失效模型定义电路的失效范围、类型，并规划相应的安全机制，完成注错仿真计划文档。5.参赛者将实现计划文档中规划的安全机制电路，确保对数据路由模块的各类失效模型进行全面的覆盖、探测或自动纠正错误。此外，参赛者需根据注错仿真计划文档中的电路失效范围及类型，完成注错仿真测试用例的编写，并提交仿真测试结果。二、评审得分点1.模块基础功能实现（总分30分）：1）完成模块设计文档补充，清晰描述实现思路（10分）2）完成RTL编码，并通过testbench测试结果表明设计规范中的各个feature支持情况。（20分）2.安全性理论分析及文档（总分20分）：1)对设计中memory和寄存器可能的失效点进行分析，列举可能出现的失效情况，产生的后果，并提出对应安全机制，描述最终保护结果。（10分）2)对数字逻辑进行可能的失效分析，列举可能出现的失效情况，产生的后果，并提出对应安全机制，描述最终保护结果。（10分）例：B模块A逻辑可能出现短路到低电平的错误，导致输出数据不正确。采用XXX的安全机制进行保护，能将错误数据纠正，保证输出是正确的数据。3.安全机制实现：功能越完善，保护范围越大，得分越高。自动纠错型设计比探测性设计得分更高（总分30）：1)完成memory和寄存器保护，对可能失效进行探测或者纠错。探测型安全机制（奇偶校验等）最高60%分数；纠错型安全机制（ECC等）最高100%分数。（10分）2)完成数字逻辑保护，对可能失效进行探测或者纠错。探测型安全机制（奇偶校验，双核互锁等）最高60%分数；纠错型安全机制（ECC，三倍冗余纠错等）最高100%分数。（20分）4.注错测试用例越完善，测试报告结果覆盖越高，得分越高（总分20）：1)增加专用测试用例进行memory和寄存器注错测试，按memorybits覆盖数量计分。（例：32bitswidth*8depth=256memorybitstotal，测试用例覆盖128bits即得分50%）（10分）2)增加专用测试用例进行数字逻辑注错测试，按数字逻辑覆盖比例计分。（10分）5.在完成以上评审后如出现多队平分的情况下，按设计文档中的附加分部分进行排名评定，完成的附加功能点越多，得分越高。三、输出及提交要求完善后的设计文档，功能模块RTL代码。功能仿真计划文档，功能测试环境及用例，环境运行说明文件，功能仿真测试结果文件（包含代码行覆盖率）。失效模型描述文档，安全机制分析及设计文档。安全机制实现RTL代码（可和#1中RTL代码合并提供）。注错仿真计划文档，注错仿真环境及用例，环境运行说明文件，注错仿真测试结果文件（包含诊断覆盖率）。四、技术支持1.技术支持与交流QQ群，若二维码失效可输入群号823596824进入群聊。2.新思科技企业命题Q&A在线文档链接：https://kdocs.cn/l/co42BMc3MYzd3.更多赛题说明及技术资料：扫描下方二维码，下载《符合汽车电子功能安全性要求的总线互连模块设计文档》和《基本功能测试文档》。4.评审提交：在赛题截止日期前，各队伍需根据《符合汽车电子功能安全性要求的总线互连模块设计文档》和《基本功能测试文档》的具体要求，提供相关作品验收成果至组委会秘书处邮箱useryy2@163.com并抄送snps_cpicic22@synopsys.com申请测试及评审。邮件申请请遵循如下格式：·邮件主题：“2025创芯大赛新思科技作品验收申请_命题一_XX大学”·邮件正文请列明以下信息：·申请者：·申请者单位：（学院、专业、年级）·联系电话：·参赛队员：·指导老师：·命题类似项目/学习课程过往经历：（250字左右简要说明）·是否已邮附上“设计和测试源代码文件”：是/否赛题二:基于LLM的VerilogRTL代码生成与验证随着人工智能（AI）技术的飞速发展，特别是大规模语言模型（LLM）和生成式AI（GenAI）的兴起，AI在各个领域的应用正展现出巨大潜力和影响力。根据Statista的最新数据，2022年全球AI市场规模达到了约935亿美元，预计到2027年将超过2670亿美元，年复合增长率高达22.6%。在芯片设计开发领域，AI的应用已经从理论研究迈向实际应用。据统计，2022年，全球约30%的芯片设计项目已经开始使用AI技术，这一比例预计在未来五年内将提升至60%以上。AI+EDA的结合，正在重塑芯片设计流程，极大提高设计效率与精度，帮助开发者更快、更精准地完成任务。为激发更多新生力量投身这一创新领域，新思科技在本次大赛中特别设立AI+EDA方向赛题，鼓励参赛者探索智能化的芯片设计与验证解决方案。希望借助本次竞赛，推动AI在芯片设计中的创新应用，为行业培养具备前瞻视野与实践能力的优秀人才。一、命题描述及要求：选择国内现有的开源大语言模型（LLM），根据芯片设计规格（如功能描述、性能指标等），通过提示词输入给LLM模型，生成符合功能规范的VerilogRTL设计代码，及Verilog/SystemVerilog测试代码及脚本。使用仿真工具（VCS）执行测试用例，确保生成的代码符合设计需求。对给定的功能点需要有用例有效验证通过，保证代码覆盖率不低于95%。在此基础上，鼓励参赛者对于结合EDA工具和大模型实现验证流程的自动化能有更多探究。参与学员要求：熟练掌握Verilog语言，具备独立阅读与编写RTL设计代码及验证环境的能力。具备扎实的数字电路设计基础，能够进行电路的基本分析与设计。具备对LLM大模型使用提示词工程生成RTL设计代码的能力。输入与输出：输入：赛题提供帧格式序列检测生成模块设计规范文档。输出：Spec设计规范说明书：参赛者在一周左右完成对设计要求文档的分析，自行细化补全设计出符合规范的帧格式序列检测生成模块的Spec设计规范说明书。RTL模块代码：在接下来的两周左右，自行选择开源LLM大模型，使用提示词生成帧格式序列检测生成模块的RTL设计代码。验证环境及运行流程说明：随后的两至三周左右，使用大模型或自行编写搭建验证环境平台及用例、脚本等，完成对模块特性的验证，提供相关验证环境及运行用例的流程说明。对于验证平台的代码及验证方法不做限制，可以自行选择VerilogTB/SystemVerilog/UVM等。覆盖率报告：参赛者需提交相关模块的代码覆盖率URG报告。LLM大模型运行日志：参赛者需留存使用提示词生成RTL（及验证环境）过程的完整log日志，并提供以截图的形式保存最后一次生成代码的记录，以作为交付件。*注意，以上描述中的时间仅为工作量预估，并非实际完成时间的限制。参赛者还将接受Synopsys专家提供的基础理论培训，以深入理解大模型、提示词工程等相关基本原理，及本次题目的设计讲解。基于帧格式序列检测生成模块的设计，参赛者需细化其中每个功能特性的设计描述，包含解帧、CRC校验、异步FIFO，独热码编码、通道选择等，完成Spec设计规范说明书（输出件a）。参赛者将实现计划规范书定义的电路功能，用大模型生成RTL代码（输出件b），制定清晰的验证计划及featurelist/testlist，对相关特性编写测试用例并有效覆盖,提供完整的验证环境及脚本，并对进行功能测试用例运行流程提供清晰的流程说明（输出件c）,参赛者需根据功能特性描述，确保要求的特性全部有用例完成测试，且代码覆盖率覆盖在95%以上，并提交仿真测试结果及覆盖率报告(输出件d)。此外，参赛者需对使用LLM生成RTL代码的完整过程以log及截图形式记录保存，提交完整的使用流程（输出件e）。二、评审得分点：模块基础功能实现（30分）完成模块设计文档补充，清晰描述实现思路（10分）通过prompt输入，使LLM生成的Verilog代码通过功能测试，功能满足设计规范要求（20分）验证实现（30分）根据设计规范制定验证计划（vplan）,提取测试点，设置测试用例集（10分）搭建完备的验证平台及测试用例（10分）代码覆盖率要求不低于95%（10分）结合大模型技术的验证流程自动化（20分）：如果在1~2基本项完成的基础上，参赛者有效结合LLM大模型及验证工具指令、相关脚本，实现测试平台代码生成及验证的流程自动化，可获得最高20分得分。自动化过程包括并不局限于：自动化测试脚本生成：通过LLM生成验证所需的测试脚本，并自动化执行这些脚本，减少手工编写和执行测试的时间文档生成：通过LLM自动生成设计规范书、验证计划、流程手册等相关文档，确保验证过程的透明度和可追溯性自动生成测试用例：通过LLM能够根据电路功能描述自动生成覆盖各种边界条件和特殊情况的测试向量，从而提高测试覆盖率错误诊断与调试：通过自然语言处理能力，通过LLM分析测试结果并识别出潜在的设计缺陷，提供调试建议智能报告生成：自动生成详细的验证报告，包括测试覆盖率、错误统计、性能指标等，提供可视化的数据展示智能体代理（Agent）技术的探索应用：借助智能代理及LLM的能力，有机结合验证工具（VCS/Verdi等）完成对模块开发验证过程的自动化其它任何利用LLM/Agent及验证工具（VCS/Verdi等）实现的验证流程自动化设计与验证效率（20分）：设计资源开销：使用VCS工具编译时，通过指定的选项统计设计规模，提供生成的log，根据电路资源开销情况进行打分（10分）编译仿真性能：通过simprofile统计得到编译时间，以及完成全部功能特性的用例的总体仿真时间（cputime）统计（10分）三、输出及提交要求序号得分点交付件注释1模块基础功能实现完善后的完整RTL设计规范说明书基于题目设计规范，补充完整的设计规范书2模块基础功能实现RTL代码最终LLM生成的符合设计规范要求的最终RTL模块代码3模块基础功能实现LLM大模型运行日志截图保证LLM大模型使用过程真实清晰，可追溯4验证实现验证计划（Vplan）表对设计规范的特性分解及用例设置列表5验证实现验证环境及脚本代码验证模块的完整验证环境、脚本6验证实现验证流程运行说明书对如何运行验证环境进行完整用例测试的流程说明7验证实现验证报告模块验证的总结报告，包括哪些特性，用例通过情况等8验证实现覆盖率报告URG生成的代码覆盖率报告9结合大模型技术的验证流程自动化验证自动化流程设计说明自动化流程设计框架、思路、运行步骤等10设计与验证效率VCSdesignstats报告vcs_design_stats.log11设计与验证效率VCSsimprofile报告全部用例的VCS编译、仿真速度统计报告四、技术支持技术支持与交流QQ群：若二维码失效可输入群号823596824进入群聊。新思科技企业命题Q&A在线文档链接：https://kdocs.cn/l/co42BMc3MYzd更多赛题说明及技术资料：扫描下方二维码，下载《帧格式序列检测生成模块设计规范文档》。评审提交：在赛题截止日期前，各队伍需根据《帧格式序列检测生成模块设计规范文档》的具体要求，提供相关作品验收成果至组委会秘书处邮箱useryy2@163.com并抄送snps_cpicic22@synopsys.com申请测试及评审。邮件申请请遵循如下格式：·邮件主题：“2025创芯大赛新思科技作品验收申请_命题二_XX大学”·邮件正文请列明以下信息：·申请者：·申请者单位：（学院、专业、年级）·联系电话：·参赛队员：·指导老师：·命题类似项目/学习课程过往经历：（250字左右简要说明）·是否已邮附上“设计和测试源代码文件”：是/否

关于昇显微电子昇显微电子（苏州）股份有限公司成立于2018年9月，总部设立在苏州市高新区。作为一家拥有自主知识产权的中国本土驱动芯片设计公司，专注于当下热门的AMOLED显示屏幕的驱动芯片开发，重点面向智能手机及智能穿戴等消费类电子产品。昇显微由海归清华博士和行业专家创办，核心团队成员来均自业内知名芯片设计公司，研发团队70%成员拥有硕士及以上学历。公司已获得科技型中小企业资质，申请了国内数十项设计专利，并且在2020年底通过了ISO9001质量体系认证。昇显微自成立以来不断创新完善产品技术及服务，追求高效的运行机制，致力于为客户提供最先进的驱动芯片解决方案。至今已成功量产多颗行业领先的AMOLED驱动芯片。公司的愿景是成为AMOLED驱动芯片行业领军企业，最终助力实现国产芯片自主可控。昇显微电子命题说明昇显微电子命题专项奖专门用于奖励选择昇显微电子命题的赛队，昇显微电子命题专项奖是初赛奖，由企业专家评出。入围决赛的参赛队伍继续参加大赛决赛奖项评比，与初赛奖项互不冲突。每道赛题奖项设定：一等奖1队，奖金1万元；二等奖3队，每队奖金0.5万元第八届大赛参赛说明https://cpipc.acge.org.cn//cw/detail/10/2c90801795a92a850195cc477e8519c6赛题一：基于双三次插值的图像缩放算法优化课题背景在图像的处理与应用中，图像缩放是基础且常用的操作。无论是在移动端设备的图像显示适配，还是计算机视觉任务中的图像预处理阶段，都需要高效且高质量的图像缩放算法。双三次插值作为一种经典的图像缩放算法，因其简单易实现而被广泛使用，但在缩放过程中容易出现图像模糊、锯齿等问题。本课题旨在优化双三次插值算法，以提升图像缩放后的质量。课题内容及要求软件任务：实现一套基于双三次插值的图像缩放算法，要求能够将输入图像按照指定的缩放比例进行放大或缩小，且缩放后的图像在视觉效果上尽量减少模糊和锯齿现象，保持图像的边缘和细节信息。缩放比例由输入参数决定，取值范围为0.5到4.0。软件附加任务：在完成基础软件任务的条件下，对双三次插值算法进行优化。通过引入局部自适应权重机制，根据图像局部区域的特征调整插值权重，进一步提升缩放后图像的质量。优化后的算法在处理复杂纹理图像和具有尖锐边缘的图像时，视觉效果上要优于传统双三次插值算法，峰值信噪比（PSNR）至少提高3dB。硬件任务：在完成软件任务的条件下，将设计出的软件模型用数字集成电路实现，完成Verilog代码的编写、前仿、综合，评估时序与面积。说明算法输入为常见格式（如BMP、JPEG等）的彩色或灰度图像及指定的缩放比例，输出为缩放后的图像。后续PSNR的评价会使用原图作为基准，输入图像由原图通过多种不同的缩放算法得到。算法不能调用图像缩放过程不明确的模块或函数，需自主实现双三次插值及优化部分的核心代码。软件算法实现的编程语言为C、C++、Matlab或Python。硬件算法实现的编程语言为Verilog。评审得分点缩放准确性：总分10分。缩放后的图像尺寸与理论尺寸误差在1像素以内得10分；误差在1-2像素得5分；误差超过2像素得0分。图像质量：总分20分，10分为主观视觉评分，10分为特定的图案检测结果的亮度均一性。在主观视觉中无明显模糊和锯齿现象得8-10分；有轻微模糊或锯齿得1-7分；模糊和锯齿严重得0分。优化效果（PSNR提升）：总分30分。优化后的算法在处理不同类型图像（包括复杂纹理图像和具有尖锐边缘的图像）时，相较于传统双三次插值算法，PSNR每平均提高1dB加10分，最高30分。算法效率：总分10分。在处理标准尺寸（如512×512像素）图像时，优化前后算法的运行时间增加不超过100%得10分；增加100%-400%得5-9分；增加超过400%得0-4分。算法创新性：总分10分。提出新颖的局部自适应权重机制或其他创新性优化方法得8-10分；对现有优化思路有一定改进得4-7分；无明显创新得0-3分。硬件消耗小，功耗低，面积小：总分20分。总分100分。课题目标完成从算法调研到算法实现及验证的全部过程，完成算法描述文档。能够针对图像缩放过程中出现的模糊和锯齿等问题，提出有效的优化方案，使算法在图像质量和效率上达到较好的平衡。课题输出算法相关的原始代码及详细的算法描述文档，包括传统双三次插值算法的实现细节以及优化算法的原理和步骤。算法仿真结果，包括缩放前后的图像对比、PSNR值对比等相关数据指标，以及对不同类型图像的处理效果分析。Verilog代码和设计说明文档。设计中的问题解决与团队合作过程的心得小结，阐述在实现算法过程中遇到的困难及解决方案，以及团队成员之间的协作情况。专家答疑邮箱sun.fei@sdmicros.com赛题二：图像90度旋转课题背景在IC设计领域，设计出高效且能兼顾图像质量的图像处理硬件电路，是对设计者能力的重要考验。本题要求参赛者设计一个硬件电路，利用尽可能少的帧缓存空间，对特定分辨率的RGB图像完成90度旋转操作。输入图像为分辨率1920x1080（行x像素数）的RGB彩色图像，每个RGB分量色深为8位；输出图像分辨率为1080x1920，同样为RGB彩色图像，RGB分量色深保持8位。输出图像允许存在一定程度的损失，但需保证平均峰值信噪比（PSNR）不小于25dB。课题内容及要求旋转方向实现图像顺时针90度旋转。帧缓存空间设计方案应使用最少的帧缓存空间完成图像旋转操作。需详细说明帧缓存空间的使用情况及优化策略以减少空间占用。数据处理流程描述图像数据在硬件电路中的处理流程，包括数据读取、存储、旋转计算以及输出过程。硬件实现使用Verilog或VHDL硬件描述语言实现该设计，并给出完整代码。代码应具备良好的可读性和可维护性，包含必要注释。S仿真验证提供用于验证设计正确性的仿真测试平台代码，模拟输入不同分辨率的图像数据，验证旋转结果的正确性。同时，给出仿真波形图，对关键信号和数据处理过程进行分析说明。PPA评估参赛者需对设计进行功耗（Power）、性能（Performance）、面积（Area）的评估，并提交相关报告，阐述评估方法及结果。评审得分点设计文档（50分）需求分析与方案设计（10分）：准确理解题目需求，提出清晰、合理的总体设计方案。帧缓存空间分析（20分）：详细、准确分析帧缓存空间使用情况，提出有效优化策略。数据处理流程描述（20分）：清晰、完整描述数据处理流程，以及各阶段的细节架构设计。代码实现和仿真（30分）代码质量（10分）：代码结构清晰，可读性强，注释详细，符合硬件设计规范，可综合实现。仿真环境（10分）：仿真测试平台代码完整，测试用例能够全面验证设计功能。仿真结果（10分）：给出详细、准确的仿真波形图说明代码实现结果，对关键信号和数据处理过程分析深入。PSNR及PPA评估（20分）PSNR分析（10分）：提供至少三组不同特性图像输入输出对比和PSNR计算结果，说明设计实现的PSNR性能，以及为提升PSNR所采取的额外优化措施。PPA分析（10分）：采用正确、合理的PPA评估方法，真实反映设计的PPA性能。加分条件加分条件一：以尽量少的额外帧缓存开销，使设计能够支持输入图像的像素时钟频率是输出图像像素时钟频率的1-2倍，即输入帧率是输出帧率的1-2倍。请详细说明针对此条件所采用的缓存管理与数据处理策略。加分条件二：在相近的帧缓存开销下，若输出图像平均PSNR>40dB，额外加5-10分。专家答疑邮箱sun.mengzhe@sdmicros.com赛题三：自适应均衡器设计课题背景随着有线通信数据量的提高，信号传输速率越来越快，高速信号经过信道如PCB走线后高频分量衰减严重。不同应用场景下PCB走线长度不同，信号衰减也会不同，因此接收端的自适应均衡器在系统中尤为重要。课题内容及要求：输入：高速差分PRBS信号，传输速率10Gbps，差分摆幅200mV~400mV；耦合方式：AC耦合，电容100nF；信道特征：差分特征阻抗100ohm，5GHz频率处幅度衰减0~12dB（可以使用一阶RC低通滤波器模拟信道衰减）；输出：均衡器输出幅度大于200mV，ISIjitter<0.15UI；电源域：1.8V（±10%）和VDD（±10%），VDD为选定工艺的核心电压；工作温度：-40°C~85°C；工艺：建议使用28nm~55nm工艺；功耗：小于10mW。评审得分点：调研电路架构，给出选定架构的理由（10分）完成电路设计，版图设计以及前仿真结果满足指标（40分）版图寄生提取后仿真结果满足指标（20分）功耗满足指标（根据选择的工艺和功耗数值打分）（20分）版图布局和面积开销（10分）课题输出：电路原理图和版图；完整的设计报告，包括原理说明和仿真结果等；遇到的困难如何解决，经验和心得分享专家答疑邮箱xu.xiaofeng@sdmicros.com

关于苏州国芯科技苏州国芯科技股份有限公司成立于2001年6月，是一家聚焦于国产自主可控嵌入式CPU技术研发和产业化应用的芯片设计科创板上市企业，公司主营业务是为国家重大需求和市场需求领域客户提供IP授权、芯片定制服务和自主芯片及模组产品，主要产品应用于信创和信息安全、汽车电子和工业控制、人工智能和先进计算三大关键领域。公司提供的IP授权与芯片定制服务基于自主研发的嵌入式CPU技术，为实现三大应用领域芯片的安全自主可控和国产化替代提供关键技术支撑；公司的自主芯片及模组产品现阶段以汽车电子类、信创和信息安全类为主。苏州国芯科技股份有限公司自成立以来，始终坚持“国际主流兼容和自主创新发展”相结合的原则，重点以开源的“PowerPC指令集”、开源的“RISC-V指令集”和摩托罗拉授权的“M*Core指令集”为主，高起点建立具有自主知识产权的高性能低功耗32位RISC嵌入式CPU技术。历经近二十年的持续研发、创新与沉淀，公司已成功实现基于上述三种指令集的8大系列40余款CPU内核，形成了深厚的嵌入式CPUIP储备；同时，公司基于自主的嵌入式CPU内核和丰富的外围IP建立面向关键领域应用的SoC芯片设计平台，可根据客户的具体需求提供嵌入式CPUIP授权与芯片定制服务。公司具备较强的技术实力与研发创新能力，承担了“自主知识产权高性能嵌入式CPU的研发及产业化”、“嵌入式存储器IP核开发及应用”、“双界面POS机SoC芯片的研发与产业化”、“车身控制器芯片研发与产业化应用”和“面向自动驾驶的高性能智能处理芯片研发及验证”等5项“核高基”国家科技重大专项，以及国家高技术产业发展项目、国家技术创新项目、工信部工业转型升级项目、江苏省科技成果转化项目等重大科研项目。公司已获授权专利一百多项，拥有一百多项软件著作权和三十多项集成电路布图设计。公司先后荣获国家科学技术进步二等奖、中国电子学会电子信息科学技术一等奖、苏省科学技术进步二等奖、江苏省科学技术进步三等奖、天津市科学技术进步三等奖、中国半导体创新技术和产品奖、工信部软件与集成电路促进中心“最佳支撑服务企业奖”等科技奖项。公司为国家集成电路设计服务技术创新联盟理事单位、江苏省集成电路产业技术创新联盟副理事长单位和苏州半导体产业联盟理事长单位。苏州国芯科技企业命题专项奖苏州国芯科技企业命题专项奖专门用于奖励选择苏州国芯科技企业命题的赛队，由企业专家评出。苏州国芯科技企业命题专项奖是初赛奖，入围决赛的参赛队伍继续参加大赛决赛奖项评比，与初赛奖项互不冲突。奖项设置苏州国芯科技企业命题一等奖：1支队伍，每队奖金1万元；苏州国芯科技企业命题二等奖：3支队伍，每队奖金5千元。2025年第八届中国研究生创“芯”大赛苏州国芯科技赛题：MEMS陀螺仪谐振驱动电路设计一、赛题任务MEMS在航空航天领域、汽车电子领域、消费电子领域有着广泛的应用，MEMS陀螺仪已经成为近年来研究领域的重点和热点。其中，MEMS陀螺仪驱动电路的性能对陀螺仪整体性能有极大的影响。本赛题要求自选一款陀螺仪，设计一款MEMS陀螺仪驱动电路，并对其相位噪声等性能进行分析优化。需要对驱动电路进行MATLAB/Simulink行为级建模及系统仿真，并搭建电路进行电路级的前后仿真验证。附加题：可进一步设计MEMS陀螺仪读出电路，形成一个完整的集成惯性传感器芯片解决方案，在MATLAB/Simulink行为级建模及系统仿真下对其读出精度做出详细评估，并搭建电路进行电路级的仿真验证。二、设计指标CMOS工艺：≤0.35µm工作电压AVDD：5/3.3V±10%工作电压DVDD：1.8/1.2V±10%工作温度：-40℃～+125℃面积:≤1.5mm×1.5mm功耗:≤5mW启动时间:≤200ms陀螺传感器固有振荡频率:10~30kHz驱动信号振幅范围＞2.5Vpp驱动信号幅度稳定性:≤350ppm频率锁定精度:≤60ppm三、评分指标1.对现有的架构进行调研分析，并给出选定架构的依据（10分）。2.系统的MATLAB/Simulink行为级建模模型及模型仿真结果（10分）。3.整体电路的详细前仿真结果，并考虑到所有PVT组合下的最差仿真结果：驱动电路功能正确（5分）、启动时间满足要求（5分）、驱动信号振幅范围满足要求（5分）、驱动信号振幅稳定性满足要求（10分）、频率锁定精度满足要求（10分）、功耗满足要求（5分）。4.架构及电路满足工程需求，并具有一定的领先和创新性（10分）。5.完成整体电路的版图设计并满足面积要求（10分）。6.整体电路后仿真结果（10分）。7.设计仿真报告详细完整、逻辑清晰（10分）。附加分（20分）：1.进一步设计MEMS陀螺仪读出电路，形成一个完整的集成惯性传感器芯片解决方案，具有整个系统的行为级建模及仿真（10分）。2.读出电路的前仿真结果（10分）。四、提交内容1.设计报告：系统架构调研及建模分析过程、陀螺仪参数介绍、电路设计说明及关键技术分析、系统模型仿真和电路前后仿真结果（word文档+转pdf报告）。2.建模和电路数据包：建模文件、电路库、仿真库、版图库（zip数据包）。五、赛题答疑邮箱guanyu.zhang@china-core.com

关于培风图南培风图南的前身是成立于2011年苏州珂晶达电子有限公司（Cogenda）。以集成电路制造EDA软件国产化为使命，创始团队长期从事科学计算软件开发、集成电路辅助设计软件开发和相关的技术服务。公司主要服务于半导体Foundry和Fabless厂商，航天、国防行业元器件厂商，大专院校和研究院所，客户已遍及国内、欧美和亚太区域。公司在2013年被认定为技术企业，主要产品包括半导体器件和工艺仿真（TCAD）软件；辐射环境、输运和效应仿真分析软件；多物理数值仿真软件；三维网格划分和数据可视化软件等专业软件。公司立足于自主开发，掌握最前沿的并行数值计算核心技术，不断推动科学计算应用的前沿，是行业中的技术领跑者。如需了解更多信息，请访问公司网站www.pftn-semi.com。培风图南命题专项奖培风图南企业命题专项奖专门用于奖励选择培风图南企业命题的赛队，由企业专家评出。培风图南企业命题专项奖是初赛奖，入围决赛的参赛队伍继续参加大赛决赛奖项评比，与初赛奖项互不冲突。奖项设置培风图南企业命题一等奖：1支队伍，每队奖金1万元；培风图南企业命题二等奖：3支队伍，每队奖金5千元；赛题：极限尺寸下纳米片晶体管TCAD模型优化研究背景与挑战随着MOSFET器件特征尺寸逼近物理极限，传统经典理论框架正在面临前所未有的挑战。在14nm节点后FinFET世代，业界普遍建立的认知体系指出：硅基沟道层厚度应维持4nm以上以保持载流子有效迁移率，沟道长度需超过10nm以抑制短沟道效应（ShortChannelEffects,SCE）带来的源漏穿通问题。这些经验法则源于对量子限制效应（QuantumConfinementEffect）引起的迁移率退化，以及亚阈值摆幅（SubthresholdSwing）劣化等的系统性研究。然而Intel近期发布的RibbonFET技术[1]突破了这一认知边界：该器件采用堆叠式全环绕栅极（Gate-All-Around,GAA）架构，成功实现1.5nm超薄硅层厚度与6nm沟道长度的工程化应用。这一突破性进展不仅刷新了硅基器件的工艺极限，更对传统TCAD仿真模型的有效性提出根本性挑战——现有的迁移率模型、量子限域修正项以及隧穿电流模型是否仍适用于此类极端尺寸器件？赛题目标本赛题要求参赛者基于Intel公布的RibbonFET三维结构（需自行查阅参考文献[1]提取关键几何参数和工艺过程），在漂移-扩散（Drift-Diffusion，DD）输运理论框架下，使用MozzTCAD仿真平台完成以下研究：任务1器件模型构建：参照论文披露的工艺流程图和高分辨TEM截面图，构建器件模型。参照论文，利用mprocess工艺仿真工具搭建器件结构，设定合理的掺杂，应尽可能复现器件的关键特征；任务2模型优化调整：构建合理的DD器件模型，调节模型参数，匹配论文中发表的结果，并探究器件模型的适用性和优化方法：基线器件构建（BaseLine）：构建沟道长度Lg=18nm，Si条厚度TSi=6nm的器件模型，使用仿真的CV与IV曲线，提取器件的有效电子迁移率（eMobility)，通过对模型的优化调整，使其匹配论文中的结果。TSi敏感性研究。当Lg=18nm时，仿真TSi变化时的迁移率（eMobility）、阈值电压（Vt）、漏致势垒降低（DIBL）效应的变化趋势。通过模型的优化调整，使其与论文中的结果匹配，并对模型的优化方法进行分析和研究。超短沟道下的TSi敏感性分析。当Lg=6nm时，仿真TSi变化时的Vt、DIBL变化趋势。通过模型的优化调整，使其与论文中的结果匹配，并对模型的优化方法进行分析和研究。TSi电流敏感性分析。当Lg=6nm时，仿真不同TSi的器件的IdVg曲线变化比例（论文中无电流数据）。通过模型的优化调整，使其与论文中的结果匹配，并对模型的优化方法进行分析和研究。可能需要思考的问题量子限制下的能带工程：超薄层下，量子效应会导致Si材料能带展宽，该现象是否会大幅影响结果。密度梯度模型参数：超薄层下，量子限制密度梯度（Density-Gradient）模型的gamma参数是否需要调整。薄层迁移率散射机制：薄沟道层（Thin-Channel-Layer）迁移率的模型参数是否合适。速度饱和模型参数：漂移扩散（Drift-Diffusion）仿真中的饱和速度（Velocity-Saturation）参数（VSat)可以弥补速度过冲效应；在超短沟道下，VSat参数需要如何调节，能否与MVS-2模型中的injection-velocity关联。跨尺度仿真的模型一致性。尽量使用统一或规律变化的器件参数，进行不同薄层厚度、不同栅极长度的器件仿真。AI技术能否助力问题解决（开放性思考）：AI技术正在对集成电路各个领域带来变革，在解决上述问题过程中，能否合理结合AI技术，提高解决问题的效率。可能需要思考的问题赛题要求与提交材料：使用官方提供的MozzTCAD软件进行赛题研究，最终提交①MozzTCAD工程，与相关程序源代码；②Word版本总结报告以及其他支撑材料。评分标准任务任务1任务2-1任务2-2任务2-3任务2-4分数占比20%20%20%20%20%评分维度维度模型匹配度解释合理性创新性总结能力含义与论文中实验结果的匹配程度。对相关物理模型和现象的解释合理性和思考深度。在解决问题中提出的创新性思路、角度和解决方法，例如利用AI技术辅助解决。工程与报告的总结能力，论文报告撰写水平。参考文献[1]AgrawalA,ChakrabortyW,LiW,etal.SiliconRibbonFETCMOSat6nmGateLength[C]//2024IEEEInternationalElectronDevicesMeeting(IEDM).0[2025-03-22].DOI:10.1109/IEDM50854.2024.10873367.TCAD软件获取方式比赛所用TCAD工具为培风图南公司提供的MozzTCAD工具，报名成功后，由队长向邮箱wangyh@lytcad.com发送申请获取领取正版授权的比赛专用TCAD工具包（包括虚拟机、ISO安装文件、安装说明，以及许可证文件）。申请邮件命名规则：创芯大赛培风图南赛题TCAD申请-（学校）-（队伍名称）；邮件申请要求参考数据包申请表，数据包申请表下载链接：https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=2b708912e3fa4c66906eabc6a2345d80