关于昇显微电子昇显微电子（苏州）股份有限公司成立于2018年9月，总部设立在苏州市高新区。作为一家拥有自主知识产权的中国本土驱动芯片设计公司，专注于当下热门的AMOLED显示屏幕的驱动芯片开发，重点面向智能手机及智能穿戴等消费类电子产品。昇显微由海归清华博士和行业专家创办，核心团队成员来均自业内知名芯片设计公司，研发团队70%成员拥有硕士及以上学历。公司已获得科技型中小企业资质，申请了国内数十项设计专利，并且在2020年底通过了ISO9001质量体系认证。昇显微自成立以来不断创新完善产品技术及服务，追求高效的运行机制，致力于为客户提供最先进的驱动芯片解决方案。至今已成功量产多颗行业领先的AMOLED驱动芯片。公司的愿景是成为AMOLED驱动芯片行业领军企业，最终助力实现国产芯片自主可控。昇显微电子命题说明昇显微电子命题专项奖专门用于奖励选择昇显微电子命题的赛队，昇显微电子命题专项奖是初赛奖，由企业专家评出。入围决赛的参赛队伍继续参加大赛决赛奖项评比，与初赛奖项互不冲突。每道赛题奖项设定：一等奖1队，奖金1万元；二等奖3队，每队奖金0.5万元第八届大赛参赛说明https://cpipc.acge.org.cn//cw/detail/10/2c90801795a92a850195cc477e8519c6赛题一：基于双三次插值的图像缩放算法优化课题背景在图像的处理与应用中，图像缩放是基础且常用的操作。无论是在移动端设备的图像显示适配，还是计算机视觉任务中的图像预处理阶段，都需要高效且高质量的图像缩放算法。双三次插值作为一种经典的图像缩放算法，因其简单易实现而被广泛使用，但在缩放过程中容易出现图像模糊、锯齿等问题。本课题旨在优化双三次插值算法，以提升图像缩放后的质量。课题内容及要求软件任务：实现一套基于双三次插值的图像缩放算法，要求能够将输入图像按照指定的缩放比例进行放大或缩小，且缩放后的图像在视觉效果上尽量减少模糊和锯齿现象，保持图像的边缘和细节信息。缩放比例由输入参数决定，取值范围为0.5到4.0。软件附加任务：在完成基础软件任务的条件下，对双三次插值算法进行优化。通过引入局部自适应权重机制，根据图像局部区域的特征调整插值权重，进一步提升缩放后图像的质量。优化后的算法在处理复杂纹理图像和具有尖锐边缘的图像时，视觉效果上要优于传统双三次插值算法，峰值信噪比（PSNR）至少提高3dB。硬件任务：在完成软件任务的条件下，将设计出的软件模型用数字集成电路实现，完成Verilog代码的编写、前仿、综合，评估时序与面积。说明算法输入为常见格式（如BMP、JPEG等）的彩色或灰度图像及指定的缩放比例，输出为缩放后的图像。后续PSNR的评价会使用原图作为基准，输入图像由原图通过多种不同的缩放算法得到。算法不能调用图像缩放过程不明确的模块或函数，需自主实现双三次插值及优化部分的核心代码。软件算法实现的编程语言为C、C++、Matlab或Python。硬件算法实现的编程语言为Verilog。评审得分点缩放准确性：总分10分。缩放后的图像尺寸与理论尺寸误差在1像素以内得10分；误差在1-2像素得5分；误差超过2像素得0分。图像质量：总分20分，10分为主观视觉评分，10分为特定的图案检测结果的亮度均一性。在主观视觉中无明显模糊和锯齿现象得8-10分；有轻微模糊或锯齿得1-7分；模糊和锯齿严重得0分。优化效果（PSNR提升）：总分30分。优化后的算法在处理不同类型图像（包括复杂纹理图像和具有尖锐边缘的图像）时，相较于传统双三次插值算法，PSNR每平均提高1dB加10分，最高30分。算法效率：总分10分。在处理标准尺寸（如512×512像素）图像时，优化前后算法的运行时间增加不超过100%得10分；增加100%-400%得5-9分；增加超过400%得0-4分。算法创新性：总分10分。提出新颖的局部自适应权重机制或其他创新性优化方法得8-10分；对现有优化思路有一定改进得4-7分；无明显创新得0-3分。硬件消耗小，功耗低，面积小：总分20分。总分100分。课题目标完成从算法调研到算法实现及验证的全部过程，完成算法描述文档。能够针对图像缩放过程中出现的模糊和锯齿等问题，提出有效的优化方案，使算法在图像质量和效率上达到较好的平衡。课题输出算法相关的原始代码及详细的算法描述文档，包括传统双三次插值算法的实现细节以及优化算法的原理和步骤。算法仿真结果，包括缩放前后的图像对比、PSNR值对比等相关数据指标，以及对不同类型图像的处理效果分析。Verilog代码和设计说明文档。设计中的问题解决与团队合作过程的心得小结，阐述在实现算法过程中遇到的困难及解决方案，以及团队成员之间的协作情况。专家答疑邮箱sun.fei@sdmicros.com赛题二：图像90度旋转课题背景在IC设计领域，设计出高效且能兼顾图像质量的图像处理硬件电路，是对设计者能力的重要考验。本题要求参赛者设计一个硬件电路，利用尽可能少的帧缓存空间，对特定分辨率的RGB图像完成90度旋转操作。输入图像为分辨率1920x1080（行x像素数）的RGB彩色图像，每个RGB分量色深为8位；输出图像分辨率为1080x1920，同样为RGB彩色图像，RGB分量色深保持8位。输出图像允许存在一定程度的损失，但需保证平均峰值信噪比（PSNR）不小于25dB。课题内容及要求旋转方向实现图像顺时针90度旋转。帧缓存空间设计方案应使用最少的帧缓存空间完成图像旋转操作。需详细说明帧缓存空间的使用情况及优化策略以减少空间占用。数据处理流程描述图像数据在硬件电路中的处理流程，包括数据读取、存储、旋转计算以及输出过程。硬件实现使用Verilog或VHDL硬件描述语言实现该设计，并给出完整代码。代码应具备良好的可读性和可维护性，包含必要注释。S仿真验证提供用于验证设计正确性的仿真测试平台代码，模拟输入不同分辨率的图像数据，验证旋转结果的正确性。同时，给出仿真波形图，对关键信号和数据处理过程进行分析说明。PPA评估参赛者需对设计进行功耗（Power）、性能（Performance）、面积（Area）的评估，并提交相关报告，阐述评估方法及结果。评审得分点设计文档（50分）需求分析与方案设计（10分）：准确理解题目需求，提出清晰、合理的总体设计方案。帧缓存空间分析（20分）：详细、准确分析帧缓存空间使用情况，提出有效优化策略。数据处理流程描述（20分）：清晰、完整描述数据处理流程，以及各阶段的细节架构设计。代码实现和仿真（30分）代码质量（10分）：代码结构清晰，可读性强，注释详细，符合硬件设计规范，可综合实现。仿真环境（10分）：仿真测试平台代码完整，测试用例能够全面验证设计功能。仿真结果（10分）：给出详细、准确的仿真波形图说明代码实现结果，对关键信号和数据处理过程分析深入。PSNR及PPA评估（20分）PSNR分析（10分）：提供至少三组不同特性图像输入输出对比和PSNR计算结果，说明设计实现的PSNR性能，以及为提升PSNR所采取的额外优化措施。PPA分析（10分）：采用正确、合理的PPA评估方法，真实反映设计的PPA性能。加分条件加分条件一：以尽量少的额外帧缓存开销，使设计能够支持输入图像的像素时钟频率是输出图像像素时钟频率的1-2倍，即输入帧率是输出帧率的1-2倍。请详细说明针对此条件所采用的缓存管理与数据处理策略。加分条件二：在相近的帧缓存开销下，若输出图像平均PSNR>40dB，额外加5-10分。专家答疑邮箱sun.mengzhe@sdmicros.com赛题三：自适应均衡器设计课题背景随着有线通信数据量的提高，信号传输速率越来越快，高速信号经过信道如PCB走线后高频分量衰减严重。不同应用场景下PCB走线长度不同，信号衰减也会不同，因此接收端的自适应均衡器在系统中尤为重要。课题内容及要求：输入：高速差分PRBS信号，传输速率10Gbps，差分摆幅200mV~400mV；耦合方式：AC耦合，电容100nF；信道特征：差分特征阻抗100ohm，5GHz频率处幅度衰减0~12dB（可以使用一阶RC低通滤波器模拟信道衰减）；输出：均衡器输出幅度大于200mV，ISIjitter<0.15UI；电源域：1.8V（±10%）和VDD（±10%），VDD为选定工艺的核心电压；工作温度：-40°C~85°C；工艺：建议使用28nm~55nm工艺；功耗：小于10mW。评审得分点：调研电路架构，给出选定架构的理由（10分）完成电路设计，版图设计以及前仿真结果满足指标（40分）版图寄生提取后仿真结果满足指标（20分）功耗满足指标（根据选择的工艺和功耗数值打分）（20分）版图布局和面积开销（10分）课题输出：电路原理图和版图；完整的设计报告，包括原理说明和仿真结果等；遇到的困难如何解决，经验和心得分享专家答疑邮箱xu.xiaofeng@sdmicros.com

关于苏州国芯科技苏州国芯科技股份有限公司成立于2001年6月，是一家聚焦于国产自主可控嵌入式CPU技术研发和产业化应用的芯片设计科创板上市企业，公司主营业务是为国家重大需求和市场需求领域客户提供IP授权、芯片定制服务和自主芯片及模组产品，主要产品应用于信创和信息安全、汽车电子和工业控制、人工智能和先进计算三大关键领域。公司提供的IP授权与芯片定制服务基于自主研发的嵌入式CPU技术，为实现三大应用领域芯片的安全自主可控和国产化替代提供关键技术支撑；公司的自主芯片及模组产品现阶段以汽车电子类、信创和信息安全类为主。苏州国芯科技股份有限公司自成立以来，始终坚持“国际主流兼容和自主创新发展”相结合的原则，重点以开源的“PowerPC指令集”、开源的“RISC-V指令集”和摩托罗拉授权的“M*Core指令集”为主，高起点建立具有自主知识产权的高性能低功耗32位RISC嵌入式CPU技术。历经近二十年的持续研发、创新与沉淀，公司已成功实现基于上述三种指令集的8大系列40余款CPU内核，形成了深厚的嵌入式CPUIP储备；同时，公司基于自主的嵌入式CPU内核和丰富的外围IP建立面向关键领域应用的SoC芯片设计平台，可根据客户的具体需求提供嵌入式CPUIP授权与芯片定制服务。公司具备较强的技术实力与研发创新能力，承担了“自主知识产权高性能嵌入式CPU的研发及产业化”、“嵌入式存储器IP核开发及应用”、“双界面POS机SoC芯片的研发与产业化”、“车身控制器芯片研发与产业化应用”和“面向自动驾驶的高性能智能处理芯片研发及验证”等5项“核高基”国家科技重大专项，以及国家高技术产业发展项目、国家技术创新项目、工信部工业转型升级项目、江苏省科技成果转化项目等重大科研项目。公司已获授权专利一百多项，拥有一百多项软件著作权和三十多项集成电路布图设计。公司先后荣获国家科学技术进步二等奖、中国电子学会电子信息科学技术一等奖、苏省科学技术进步二等奖、江苏省科学技术进步三等奖、天津市科学技术进步三等奖、中国半导体创新技术和产品奖、工信部软件与集成电路促进中心“最佳支撑服务企业奖”等科技奖项。公司为国家集成电路设计服务技术创新联盟理事单位、江苏省集成电路产业技术创新联盟副理事长单位和苏州半导体产业联盟理事长单位。苏州国芯科技企业命题专项奖苏州国芯科技企业命题专项奖专门用于奖励选择苏州国芯科技企业命题的赛队，由企业专家评出。苏州国芯科技企业命题专项奖是初赛奖，入围决赛的参赛队伍继续参加大赛决赛奖项评比，与初赛奖项互不冲突。奖项设置苏州国芯科技企业命题一等奖：1支队伍，每队奖金1万元；苏州国芯科技企业命题二等奖：3支队伍，每队奖金5千元。2025年第八届中国研究生创“芯”大赛苏州国芯科技赛题：MEMS陀螺仪谐振驱动电路设计一、赛题任务MEMS在航空航天领域、汽车电子领域、消费电子领域有着广泛的应用，MEMS陀螺仪已经成为近年来研究领域的重点和热点。其中，MEMS陀螺仪驱动电路的性能对陀螺仪整体性能有极大的影响。本赛题要求自选一款陀螺仪，设计一款MEMS陀螺仪驱动电路，并对其相位噪声等性能进行分析优化。需要对驱动电路进行MATLAB/Simulink行为级建模及系统仿真，并搭建电路进行电路级的前后仿真验证。附加题：可进一步设计MEMS陀螺仪读出电路，形成一个完整的集成惯性传感器芯片解决方案，在MATLAB/Simulink行为级建模及系统仿真下对其读出精度做出详细评估，并搭建电路进行电路级的仿真验证。二、设计指标CMOS工艺：≤0.35µm工作电压AVDD：5/3.3V±10%工作电压DVDD：1.8/1.2V±10%工作温度：-40℃～+125℃面积:≤1.5mm×1.5mm功耗:≤5mW启动时间:≤200ms陀螺传感器固有振荡频率:10~30kHz驱动信号振幅范围＞2.5Vpp驱动信号幅度稳定性:≤350ppm频率锁定精度:≤60ppm三、评分指标1.对现有的架构进行调研分析，并给出选定架构的依据（10分）。2.系统的MATLAB/Simulink行为级建模模型及模型仿真结果（10分）。3.整体电路的详细前仿真结果，并考虑到所有PVT组合下的最差仿真结果：驱动电路功能正确（5分）、启动时间满足要求（5分）、驱动信号振幅范围满足要求（5分）、驱动信号振幅稳定性满足要求（10分）、频率锁定精度满足要求（10分）、功耗满足要求（5分）。4.架构及电路满足工程需求，并具有一定的领先和创新性（10分）。5.完成整体电路的版图设计并满足面积要求（10分）。6.整体电路后仿真结果（10分）。7.设计仿真报告详细完整、逻辑清晰（10分）。附加分（20分）：1.进一步设计MEMS陀螺仪读出电路，形成一个完整的集成惯性传感器芯片解决方案，具有整个系统的行为级建模及仿真（10分）。2.读出电路的前仿真结果（10分）。四、提交内容1.设计报告：系统架构调研及建模分析过程、陀螺仪参数介绍、电路设计说明及关键技术分析、系统模型仿真和电路前后仿真结果（word文档+转pdf报告）。2.建模和电路数据包：建模文件、电路库、仿真库、版图库（zip数据包）。五、赛题答疑邮箱guanyu.zhang@china-core.com

关于培风图南培风图南的前身是成立于2011年苏州珂晶达电子有限公司（Cogenda）。以集成电路制造EDA软件国产化为使命，创始团队长期从事科学计算软件开发、集成电路辅助设计软件开发和相关的技术服务。公司主要服务于半导体Foundry和Fabless厂商，航天、国防行业元器件厂商，大专院校和研究院所，客户已遍及国内、欧美和亚太区域。公司在2013年被认定为技术企业，主要产品包括半导体器件和工艺仿真（TCAD）软件；辐射环境、输运和效应仿真分析软件；多物理数值仿真软件；三维网格划分和数据可视化软件等专业软件。公司立足于自主开发，掌握最前沿的并行数值计算核心技术，不断推动科学计算应用的前沿，是行业中的技术领跑者。如需了解更多信息，请访问公司网站www.pftn-semi.com。培风图南命题专项奖培风图南企业命题专项奖专门用于奖励选择培风图南企业命题的赛队，由企业专家评出。培风图南企业命题专项奖是初赛奖，入围决赛的参赛队伍继续参加大赛决赛奖项评比，与初赛奖项互不冲突。奖项设置培风图南企业命题一等奖：1支队伍，每队奖金1万元；培风图南企业命题二等奖：3支队伍，每队奖金5千元；赛题：极限尺寸下纳米片晶体管TCAD模型优化研究背景与挑战随着MOSFET器件特征尺寸逼近物理极限，传统经典理论框架正在面临前所未有的挑战。在14nm节点后FinFET世代，业界普遍建立的认知体系指出：硅基沟道层厚度应维持4nm以上以保持载流子有效迁移率，沟道长度需超过10nm以抑制短沟道效应（ShortChannelEffects,SCE）带来的源漏穿通问题。这些经验法则源于对量子限制效应（QuantumConfinementEffect）引起的迁移率退化，以及亚阈值摆幅（SubthresholdSwing）劣化等的系统性研究。然而Intel近期发布的RibbonFET技术[1]突破了这一认知边界：该器件采用堆叠式全环绕栅极（Gate-All-Around,GAA）架构，成功实现1.5nm超薄硅层厚度与6nm沟道长度的工程化应用。这一突破性进展不仅刷新了硅基器件的工艺极限，更对传统TCAD仿真模型的有效性提出根本性挑战——现有的迁移率模型、量子限域修正项以及隧穿电流模型是否仍适用于此类极端尺寸器件？赛题目标本赛题要求参赛者基于Intel公布的RibbonFET三维结构（需自行查阅参考文献[1]提取关键几何参数和工艺过程），在漂移-扩散（Drift-Diffusion，DD）输运理论框架下，使用MozzTCAD仿真平台完成以下研究：任务1器件模型构建：参照论文披露的工艺流程图和高分辨TEM截面图，构建器件模型。参照论文，利用mprocess工艺仿真工具搭建器件结构，设定合理的掺杂，应尽可能复现器件的关键特征；任务2模型优化调整：构建合理的DD器件模型，调节模型参数，匹配论文中发表的结果，并探究器件模型的适用性和优化方法：基线器件构建（BaseLine）：构建沟道长度Lg=18nm，Si条厚度TSi=6nm的器件模型，使用仿真的CV与IV曲线，提取器件的有效电子迁移率（eMobility)，通过对模型的优化调整，使其匹配论文中的结果。TSi敏感性研究。当Lg=18nm时，仿真TSi变化时的迁移率（eMobility）、阈值电压（Vt）、漏致势垒降低（DIBL）效应的变化趋势。通过模型的优化调整，使其与论文中的结果匹配，并对模型的优化方法进行分析和研究。超短沟道下的TSi敏感性分析。当Lg=6nm时，仿真TSi变化时的Vt、DIBL变化趋势。通过模型的优化调整，使其与论文中的结果匹配，并对模型的优化方法进行分析和研究。TSi电流敏感性分析。当Lg=6nm时，仿真不同TSi的器件的IdVg曲线变化比例（论文中无电流数据）。通过模型的优化调整，使其与论文中的结果匹配，并对模型的优化方法进行分析和研究。可能需要思考的问题量子限制下的能带工程：超薄层下，量子效应会导致Si材料能带展宽，该现象是否会大幅影响结果。密度梯度模型参数：超薄层下，量子限制密度梯度（Density-Gradient）模型的gamma参数是否需要调整。薄层迁移率散射机制：薄沟道层（Thin-Channel-Layer）迁移率的模型参数是否合适。速度饱和模型参数：漂移扩散（Drift-Diffusion）仿真中的饱和速度（Velocity-Saturation）参数（VSat)可以弥补速度过冲效应；在超短沟道下，VSat参数需要如何调节，能否与MVS-2模型中的injection-velocity关联。跨尺度仿真的模型一致性。尽量使用统一或规律变化的器件参数，进行不同薄层厚度、不同栅极长度的器件仿真。AI技术能否助力问题解决（开放性思考）：AI技术正在对集成电路各个领域带来变革，在解决上述问题过程中，能否合理结合AI技术，提高解决问题的效率。可能需要思考的问题赛题要求与提交材料：使用官方提供的MozzTCAD软件进行赛题研究，最终提交①MozzTCAD工程，与相关程序源代码；②Word版本总结报告以及其他支撑材料。评分标准任务任务1任务2-1任务2-2任务2-3任务2-4分数占比20%20%20%20%20%评分维度维度模型匹配度解释合理性创新性总结能力含义与论文中实验结果的匹配程度。对相关物理模型和现象的解释合理性和思考深度。在解决问题中提出的创新性思路、角度和解决方法，例如利用AI技术辅助解决。工程与报告的总结能力，论文报告撰写水平。参考文献[1]AgrawalA,ChakrabortyW,LiW,etal.SiliconRibbonFETCMOSat6nmGateLength[C]//2024IEEEInternationalElectronDevicesMeeting(IEDM).0[2025-03-22].DOI:10.1109/IEDM50854.2024.10873367.TCAD软件获取方式比赛所用TCAD工具为培风图南公司提供的MozzTCAD工具，报名成功后，由队长向邮箱wangyh@lytcad.com发送申请获取领取正版授权的比赛专用TCAD工具包（包括虚拟机、ISO安装文件、安装说明，以及许可证文件）。申请邮件命名规则：创芯大赛培风图南赛题TCAD申请-（学校）-（队伍名称）；邮件申请要求参考数据包申请表，数据包申请表下载链接：https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=2b708912e3fa4c66906eabc6a2345d80

关于圣邦微电子圣邦微电子（北京）股份有限公司（股票代码300661）专注于高性能、高品质模拟集成电路的研发和销售。公司产品覆盖信号链和电源管理两大领域，拥有30大类4600余款可销售型号，包括高精度运放、低噪声运放、高速运放、低功耗运放、高速比较器、高精度ADC、大动态背光LED驱动、高精度低噪声低压差线性稳压器、各类高效低功耗电源管理芯片、高压大电流锂电池充电管理及电池保护芯片、多种类型的高功率马达驱动芯片、氮化镓（GaN）晶体管驱动器、功率MOSFET，以及各类车规芯片等。产品性能和品质对标世界一流模拟芯片厂商同类产品，部分关键性能指标有所超越，广泛应用于工业、汽车电子、通信设备、消费类电子和医疗仪器等领域，以及物联网、新能源和人工智能等新兴市场。公司技术团队由国际行业资深专家组成，拥有先进的模拟集成电路设计、工艺、测试技术和丰富的生产管理、品质管理经验，核心人员平均从业年龄超过二十年。公司全部产品自主研发，拥有百分之百自主知识产权，多项产品获得北京市科学技术奖、中国半导体创新产品和技术奖、“中国芯”优秀产品奖、北京市专利奖等荣誉。展望未来，公司将继续厚积薄发，推陈出新，致力成为世界模拟芯片行业的领跑者。关于圣邦微电子企业命题圣邦微电子企业命题专项奖专门用于奖励选择圣邦微电子企业命题的赛队，由企业专家评出。圣邦微电子企业命题专项奖是初赛奖，入围决赛的参赛队伍继续参加大赛决赛奖项评比，与初赛奖项互不冲突。圣邦微电子企业命题奖项设置圣邦微电子企业命题一等奖：1支队伍，每队奖金1万元；圣邦微电子企业命题二等奖：3支队伍，每队奖金5千元；圣邦微电子-创芯大赛人才政策圣邦微电子始终鼓励业务部门培养优秀工程人才，从创芯大赛中发掘未来之星。具体招聘政策正在制定中，请留意大赛最新消息。赛题一：基于CMOS工艺的带隙基准电压源设计一、背景带隙基准电压源（BandgapReferenceCircuit）是模拟集成电路中的核心模块，可为ADC、DAC、LDO等电路提供与温度、电源电压无关的稳定参考电压。其核心原理是通过对双极性晶体管（BJT）的正温度系数电压（PTAT）和负温度系数电压（CTAT）进行加权求和，实现近似零温度系数的输出电压（约1.2V或其它值需要公式理论支撑）。二、设计任务本题目要求参赛者设计一个满足工业级性能指标的带隙基准电压源。三、设计指标工艺：CMOS-BCD或BiCMOS工艺(1.8V,3.3V,5V)，电源电压2.7Vto5.5V，工艺节点≤0.18μm输出电压：1.2V±5%(非硬性指标但要解释输出电压值)温漂系数（TC）：≤10ppm/°C（基础要求），<5ppm/°C（加分项）电源抑制比（PSRR）：≥80dB@DC噪声:1/f(0.1Hz-10Hz):≤10uVrms（基础要求）,≤1uVrms（加分项）热噪音:10Hz-10KHz:≤30uVrms（基础要求）,≤10uVrms（加分项）功耗：无硬性限制，但需优化至合理范围（例如<1mW）噪声性能（需提供以下仿真结果）：1/f噪声（0.1–10Hz）的噪音频谱密度曲线0.1Hz–1GHz频段内的积分噪声值面积：需在报告中标注电路面积（例如<0.1mm²）四、设计建议架构可选：一阶线性补偿（基础）、高阶曲率补偿（加分项）可尝试创新架构（例如直接生成带隙电压而非电流模架构，加分项）仿真工具：CadenceSpectre/HSPICE/LTspice等五、考核内容仿真验证提供TT（Typical）、SS（Slow-Slow）、FF（Fast-Fast）、SF（Slow-Fast）、FS（Fast-Slow）工艺角仿真结果温度范围：-40°C至125°C（需包含温漂曲线）瞬态启动特性、电源电压变化（±10%）对输出电压的影响六、设计文档要求电路原理图：标注关键器件参数（如BJT比例、电阻值）数学推导：详细推导输出电压公式（需包含PTAT/CTAT平衡过程）仿真结果：噪声、温漂、PSRR、功耗等指标的截图与数据分析参考文献：至少引用3篇论文或教材（例如《模拟CMOS集成电路设计》）七、评分标准（权重）项目权重说明设计思路30%架构合理性、公式推导完整性、关键参数选择依据（如BJT比例）仿真结果40%指标是否达标、工艺角覆盖全面性、仿真结果的可信度文档与PPT20%逻辑清晰、图文并茂、仿真Testbench说明创新与加分项10%曲率补偿、低噪声设计、面积优化等八、提交要求设计报告（PDF或PPT格式）：包含原理图、公式推导、仿真结果与分析。注：本题综合考察参赛者对模拟电路设计流程的掌握，鼓励通过文献调研优化设计，培养工程思维！赛题二：高边电流检测放大电路设计一．背景介绍电流检测是在实际中有着广泛应用的关键技术，通过实时检测负载电流，可以优化提升系统效率和防止电路过载。如图所示的高边电流检测在电源（VCC）和负载之间串联一个低阻值的检测电阻RSENSE形成一个小的电压降，这个压降被进一步线性放大成为一个正比于负载电流ILOAD的对地电压信号V_CS，通过ADC采样转换得到相应的数字化输出。二．设计要求本赛题要求设计一个完整的用于高边电流检测的放大电路(图中红色部分)，其接口描述如下：NameFunctionRS_PCurrentsenseamplifierpositiveinputRS_NCurrentsenseamplifiernegativeinputV_CSCurrentsenseamplifieroutputGNDGround设计和仿真中，VCC可采用理想电压源，SARADC不在设计范围之内，可简化为一个理想开关串联输入采样电容作为电流检测放大电路的负载。除此之外，设计中无其它输入，也不应出现其它理想元器件。ParametersMinTypMaxUnitCommentsRSENSE0.01ohmVCC630VILOAD0.0120AInputCommonModeVoltagerange630VInputOffsetVoltage1mV关键性能指标1CurrentSenseAccuracy0.5%关键性能指标2CommonModeRejection100dB关键性能指标3PowerSupplyRejection100dB关键性能指标4TotalOutputNoise100uV关键性能指标5TotalCurrentConsumption1mA关键性能指标6Temperature-40125℃ADC不在设计范围之内，但所设计的电路输出需要能正确驱动如图所示的理想单端输入12-bitSARADC，采样开关的电阻可忽略不计，ADC的参数如下:ParametersMinTypMaxUnitCommentsVIN_ADC0VREFVADCsingle-endedinputvoltagerangeVREF1.2VADCreferencevoltageTSample250nsADCsamplingtimeSamplingRate1MSPSADCsamplingrateCADC10pFADCsamplingcapacitance四．文档要求1.系统设计文档根据设计要求设计系统框图，合理划分子模块，分析和计算相应子模块的设计指标,如有参考文献引用或对比请标明出处。2.电路原理图合理规划电路层级对应系统设计和子模块划分，电路原理图应具有可读性，标注关键电路参数和器件参数。3.电路仿真结果包含仿真test-bench说明和必要的仿真结果,电路仿真需覆盖工艺角和温度变化，仿真的目的和结果应当和系统设计文档的相关内容对应。4.版图的floorplan不需要·完成版图设计。完成设计电路的floorplan，合理估算版图面积（关键性能指标7）。五．评分标准1.完成设计要求，具有高边电流检测的功能，提供完整的设计文档和仿真结果。（60%）2.关键性能指标和电路创新。（40%）赛题三：用于带隙基准的CMOS/BiCMOS运算放大器设计一、背景本设计需为前序项目中的带隙基准电压源（BGR）提供高驱动能力的输出缓冲级，要求运放能在宽电源电压范围内稳定工作，并具备驱动大容性负载、高精度调节及输出电流保护能力，确保与BGR系统的兼容性。二、设计指标工艺：CMOS-BCD或BiCMOS工艺，支持多电源电压：2.7V-5V（设计需兼容所有电压）静态功耗：<150μA（任意电源电压下）输出驱动能力：灌/拉电流：可稳定输出±10mA（负载调整率≤100μV/mA）限流保护：输出电流限制在±25mA以内（硬性要求）容性负载：0.1μF–10μF（基础要求），0.1μF–47μF（加分项）噪声：0.1Hz-10Hz的积分噪声≤1.5uVrms(基础要求),加分项(≤500nVrms)精度与稳定性：直流增益：≥80dBLineRegulation：输入电压1.2V、负载1mA时，电源电压2.7V–5V变化下，输出电压变化≤150μV/VLoadRegulation：负载0–10mA及0–-10mA变化时，输出电压变化≤150μV/mAPSRR：电源抑制比≥80dB（在60Hz）相位裕度：0.1μF–10μF负载范围内≥45°输出摆幅：≥电源电压的80%（如5V供电时≥4V峰峰值）面积：核心电路<0.1mm²仿真工具：CadenceSpectre/HSPICE/LTspice等三、考核内容仿真验证静态特性：静态电流、输出直流电平（需严格匹配BGR的1.2V）输入失调电压（≤1mV）LineRegulation：电源电压从2.7V至5V变化（步长0.3V），负载固定100uA，测量输出电压偏移LoadRegulation：负载电流从0至±10mA变化（步长2mA），测量输出电压线性度容性负载稳定性：0.1μF/10μF/47μF下的阶跃响应（过冲≤10%）与伯德图（相位裕度≥45°）保护功能验证：输出短路至电源/地时的限流波形（电流≤25mA）工艺角与温度：TT/SS/FF/SF/FS工艺角，温度范围-40°C至125°C文档要求电路原理图：标注输出级尺寸、限流电路、补偿网络及偏置细节。数学推导：Line/LoadRegulation与输出阻抗的关系式大容性负载补偿的极点-零点分析仿真结果：Line/LoadRegulation曲线、限流动作波形、容性负载瞬态响应多电源电压下的PSRR、直流增益对比表参考文献：至少引用2篇高精度运放或BGR驱动设计论文。四、评分标准（权重）项目权重说明设计合理性30%输出级电流能力、限流实现、低静态功耗策略仿真完备性40%Line/LoadRegulation覆盖性、容性负载稳定性、多电压验证。文档与创新20%公式推导严谨性、结果对比分析深度、创新补偿方案。难点突破10%47μF负载驱动、75dBPSRR达成、多电压兼容性优化。五、提交要求设计报告（PDF）：需包含原理图、公式推导、仿真结果及多电压分析。

关于华大九天北京华大九天科技股份有限公司（简称“华大九天”）成立于2009年，一直聚焦于EDA工具的开发、销售及相关服务业务，致力于成为全流程、全领域、全球领先的EDA提供商。华大九天主要产品包括模拟电路设计全流程EDA工具系统、存储电路设计全流程EDA工具系统、射频电路设计全流程EDA工具系统、数字电路设计EDA工具、平板显示电路设计全流程EDA工具系统、晶圆制造EDA工具和先进封装设计EDA工具等软件，并围绕相关领域提供技术开发服务。产品和服务主要应用于集成电路设计、制造及封装领域。华大九天总部位于北京，在南京、成都、深圳、上海、香港、广州、北京亦庄和西安等地设有全资子公司，在武汉、厦门等地设有分支机构。华大九天企业命题专项奖华大九天企业命题专项奖专门用于奖励选择华大九天企业命题的赛队，由企业专家评出。华大九天企业命题专项奖是初赛奖，入围决赛的参赛队伍继续参加大赛决赛奖项评比，与初赛奖项互不冲突。华大九天企业命题奖项设置华大九天企业命题一等奖2支队伍，每队奖金1万元；华大九天企业命题二等奖6支队伍，每队奖金5千元。华大九天-创芯大赛人才政策北京华大九天科技股份有限公司希望从创芯大赛获奖团队中发现人才，挖掘人才，并在招聘中提供快速通道。参加创芯大赛的获奖学生，投递研发类岗位：1.获全国二等奖三等奖学生，可以免笔试直接进入技术面试；2.获一等奖及以上学生，可直接进入综合面试；3.华大九天企业专项奖等级等同全国奖对应等级待遇。赛题一：全差分放大器的设计*赛题所需软件及PDK报名后申请获得，请进赛题交流群获取最新通知及操作指南。申请表下载链接：https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=3953952990d84b8c84ce31ec6d0cb124题目：采用华大九天Aether全定制IC设计平台及其自带的0.13umopenPDK，设计一款全差分放大器电路，完成从原理图设计直至后仿真的过程。可参考以下架构：工作条件：1.采用给定0.13umopenPDK工艺，需要完全采用PDK库中提供的器件完成设计；需设计Bandgap模块提供偏置电流或偏置电压；2.以下指标工作于电源电压1.6~2.0V（Nominal1.8V），温度-20~80℃（Nominal27℃），工艺corner包括SS/TT/FF；要求技术指标（均考虑所有PVTcorner组合中的最差后仿真值）：1.提交全部原理图（含运放主电路及Bandgap电路等）、版图和前、后仿真的设置等数据（5分）；2.放大器开环DC增益Av0≥80dB，-3dB带宽BW0≥3MHz，开环相位裕度PhaseMargin≥50°，给出测试电路testbench和后仿真结果（20分）；3.1MHz时电源抑制比PSRR-1M≥90dB；给出PSRR测试电路和仿真结果（10分）4.噪声要求：工作于1MHz闭环工作、闭环放大倍数为40dB时，使用HBNoise仿真，在区间10kHz~100MHz内的RMS差分输出噪声值≤10nV2/Hz，其中用于实现闭环连接的外部器件可使用理想无噪声器件；给出噪声测试电路和仿真结果（15分）;5.运放正常工作电流(En=1)，IDC≤5mA；给出测试电路和仿真结果（5分）；6.运放关断电流(En=0)，Idown≤100nA；给出测试电路和仿真结果（5分）；7.整体版图清晰、直观、简洁，有适当的差分匹配设计和Guardring设计（10分）；8.完成物理验证，DRC和LVS结果均clean（10分，有一处DRC或LVS错误扣1分，直至扣完为止）；9.提供Word版设计报告，详细阐述设计思路和设计过程、仿真结果（20分）。赛题二：振荡器的设计*赛题所需软件及PDK报名后申请获得，请进赛题交流群获取最新通知及操作指南。申请表下载链接：https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=3953952990d84b8c84ce31ec6d0cb124题目：采用华大九天Aether全定制IC设计平台及其自带的openPDK，设计一款压控振荡器（VCO）电路，完成全部电路图设计和仿真的过程。参考以下架构：可参考以下架构：工作条件：1.采用给定0.13umopenPDK工艺，需要完全采用PDK库中提供的器件完成设计；需设计Bandgap模块提供偏置电流或偏置电压；2.以下指标工作于电源VDD的电压1.6~2.0V（Nominal1.8V），温度-20~80℃（Nominal27℃），工艺corner包括SS/TT/FF；要求技术指标（考虑所有PVTcorner组合中最差后仿真值）：1.提交全部原理图（含振荡主电路及Bandgap电路等）、版图和前、后仿真的设置等数据（5分）；2.输出为差分方波或正弦波，当VTune调节范围在[0.3V,VDD-0.3V]，对应输出频率范围需要包含[200MHz,1GHz]，给出以0.1V为步进的V-F曲线（可以单调上升或下降，但不能出现拐点）（10分）3.RMS噪声指标：在输出频率为1GHz时，使用HBNoise分析，得到差分RMS输出相噪指标：a)≤-50dBc/Hz@10kHz；b)≤-75dBc/Hz@100kHz；c)≤-100dBc/Hz@1MHz；给出测试电路和仿真结果（20分）4.Deterministic噪声指标：在输出频率为1GHz时，当VDD以100ps边沿向下跳动50mV，求瞬态差分输出周期变化的差值范围在[0.99ns,1.01ns]之内，即周期变化不超过±1%；给出测试电路和仿真结果（15分）；5.VCO正常工作电流(En=1)，IDC≤5mA；给出测试电路和仿真结果（5分）；6.VCO关断电流(En=0)，Idown≤100nA；给出测试电路和仿真结果（5分）；7.整体版图清晰、直观、简洁，有适当的差分匹配设计和Guardring设计（10分）；8.完成物理验证，DRC和LVS结果均clean（10分，有一处DRC或LVS错误扣1分，直至扣完为止）；9.提供Word版设计报告，详细阐述设计思路和设计过程、仿真结果（20分）。

关于格科微电子格科微电子（上海）有限公司创立于2003年，是中国领先的CMOS图像传感器芯片、DDI显示芯片设计公司，产品广泛应用于全球手机移动终端及非手机类电子产品。格科微设计、开发、销售高性能的CMOS图像传感器芯片，该芯片可采集光学图像并转换成数字图像输出信号。格科微的图像传感器广泛应用于手机、智能穿戴、移动支付、平板、笔记本、摄像机以及汽车电子等产品领域。格科微也设计、开发、销售DDI显示驱动芯片，该芯片可驱动显示面板将图像数据显示于屏幕上，其主要应用领域为手机、智能穿戴及其它需要显示图像的电子设备。创新的研发与设计能力、不断壮大的客户群体、高效的运营以及多年的产业链整合能力是格科微电子的核心实力。伴随着智能手机日臻成熟的发展，消费者会不断追求更高性能的拍照及显示体验。未来十年，格科微将继续为照相及显示模块提供更有创新和竞争力的整体解决方案。格科微电子企业命题专项奖格科微电子企业命题专项奖专门用于奖励选择格科微企业命题的赛队，由企业专家评出。格科微电子企业命题专项奖是初赛奖，入围决赛的参赛队伍继续参加大赛决赛奖项评比，与初赛奖项互不冲突。格科微电子企业命题奖项设置格科微电子企业命题一等奖2支队伍，每队奖金1万元；格科微电子企业命题二等奖5支队伍，每队奖金5千元。格科微-创芯大赛人才政策格科微电子（上海）有限公司希望从创芯大赛获奖学生中挖掘人才，并在招聘中提供快速通道。参加创芯大赛的获奖学生，投递芯片类岗位：1.获全国二等奖三等奖学生，可以免笔试；2.获一等奖及以上学生，可直接进入综合面试；3.格科专项奖等级等同全国奖对应等级待遇。赛题一：高PSRR低噪声快速稳定RAMP设计课题背景：当今消费电子市场中，CMOS图像传感器被广泛应用与手机、安防与车载的摄像与视频录制中。其中像素单元完成光信号到电信号的转化，电信号经过ADC量化成数字信号后在数字域进行图像的一系列去噪算法处理。SSADC(SingleSlopeADC)因其结构简单、面积小、易于复制等优势十分适合于CIS的列内并行模数转换。在SSADC中，斜坡产生电路作为比较的参考电压，它的性能优劣对整个图像的readnoise和rownoise性能至关重要。为此，本赛题希望用CMOS工艺实现一个高PSRR低噪声的斜坡产生电路，完成原理图的搭建、前仿真、版图绘制和后仿真工作，并完成设计报告的撰写以及相关设计心得。课题内容及要求：设计一个斜坡发生电路，架构自定义，默认的斜率为500uV/ns（1倍），能够实现1倍、1/2倍、1/4倍、1/8倍、1/16倍的斜率倍数调节，向上或向下的斜坡均可。能够控制斜坡产生的开始和结束。设计中如需要时钟，可采用理想时钟（无需做PLL），但基准电压电流、电阻和电容必须用实际的，spicemodel中noise类型为typical(不允许用best)。模拟电源电压2.8V,数字电源电压1.2V，斜坡电压范围为1V，负载电容为50pF。工艺节点建议使用90nm以下。后仿需要满足的性能指标如下：①PVT全corner下斜坡稳定后的斜率变化<5%(不允许每个corner单独trim)；②INL<2LSB(无需MC仿真)；③DNL<0.03LSB(无需MC仿真)；④PSRR@斜坡中间点(△V=0.5V)低频:<-75dB中频1MHz:<-50dB；⑤功耗<5mA；⑥Noise@斜坡中间点(△V=0.5V)<80uV（噪声频段1Hz~1GHz）；⑦面积<200000um2；⑧输出斜率达到稳定(斜率误差小于1‰)的时间<50ns。注：1LSB=500uV，除①外其它指标仅需TTcorner以及默认斜率下满足即可。评审得分点：（1）调研各种电路架构，给出选定架构的理由（10分）。（2）完成电路及前仿真，满足课题内容要求(1)的斜率和斜率倍数得10分；满足课题内容要求(2)的斜坡起始结束控制得5分；完成版图及后仿真，后仿真斜率功能无误得10分。（3）各项性能指标是否满足（55分），其中满足PSRR④、noise⑥、稳定时间⑧的每项指标各得10分，满足其它项指标各得5分；如不满足指标要求，但能够分析不满足的原因，并提出合理的改善方案也可酌情加分。（4）设计是否具有创新点（10分）。在满足各项指标要求下，面积越小功耗越低视为更优的设计。课题目标：1.能够分析出课题主要设计要点，完成从前期调研到后期的后仿验证全部过程，完成设计报告，报告中包含所有课题内容；2.设计结果必须功能正确，最好能够与实验室固有研究课题相结合，使面积、功耗以及速度性能综合评分能够与调研结果可比；3.能够针对设计中遇到的问题，合作思考解决，设计中有一定的设计创新之处。评题输出：电路设计原理图和版图以及关键的仿真结果数据。完整的设计报告。团队设计过程中存在的难点以及可分享的合作心得。赛题二：片上高速环振锁相环设计与实现课题背景：锁相环(PLL)是一种反馈控制电路，其工作特点是利用外部输入的参考信号控制环路内部振荡信号的频率和相位，在通信系统、数据存储、数据传输等应用中都是必不可少的电路模块。根据其振荡器的类型，锁相环可以分为环形振荡器PLL和LC振荡器PLL。由于两种锁相环的结构和性能差异，环振PLL常被用于较低频率的信号处理和传输，而LCPLL则常被用于较高频率的射频通信中，经验上认为环振PLL在较高频率时其噪声性能会越来越差。在图像传感器芯片应用中，考虑到工作频率、设计工艺、功耗和面积等因素，通常都是选择环振PLL。然而随着高像素产品不断升级，对芯片中PLL的工作频率和抖动要求都是越来越高，因此，设计高性能的片上高速环振锁相环成为产品应用升级中必须要解决的难题。课题内容及要求：1.完成一个完整的环振PLL电路原理图和版图设计，要求PVT后仿真输出频率范围覆盖2.5GHz~4.5GHz（TT/FF/SS，-40~85℃，VDD±10%）;2.使用特征尺寸≤65nm的工艺设计，若采用先进工艺，面积和功耗等指标要求会酌情提高；3.架构不限，可以是纯模拟，纯数字或者数模混合电路；4.限制输入参考频率≤24MHz；5.设计锁定检测电路，锁定状态下输出逻辑高电平；6.输出时钟4.5GHz正常锁定，且锁定时间满足要求；7.给出PLL工作在4.5GHz时的抖动或者相位噪声分析和仿真结果，提出并应用可行的相位噪声（抖动）优化方案；8.给出PLL电源叠加1MHzVp-p=5%VDD正弦波噪声下的输出时钟眼图，分析和仿真电源噪声对PLL抖动的影响，提出并应用可行的电源噪声抑制方案（如采用多个电源，需给出每个电源单独叠加噪声的后仿结果）；9.给出后仿功耗拆分结果。评审得分点：1.完整的PLL设计报告（共40分），包括电路（10分）和版图（10分）的设计、建模和分析过程（10分）、仿真结果（10分）等；2.PVT下后仿频率覆盖范围达到要求；（10分）3.后仿锁定时间<5us@4.5GHz；（10分）4.版图面积不超过0.06mm2；（10分）5.后仿功耗不超过10mW@4.5GHz；（10分）6.后仿RMS积分抖动不超过3ps@4.5GHz，积分区间10k~100MHz；（10分）7.电源叠加1MHzVp-p=5%VDD正弦波噪声时后仿确定性抖动峰峰值不超过80ps@4.5GHz。（10分）注：以上得分点满足指标得满分（如受益于先进工艺则指标要求酌情提高），如不满足指标视情况得部分分数。课题目标：1.能够分析出课题主要设计要点，完成从前期调研到后期的后仿验证全部过程，完成设计报告，报告中包含所有课题内容；2.设计结果必须功能正确，可以与实验室固有研究课题相结合，使面积、功耗以及噪声性能综合评分能够与调研结果可比；3.能够针对设计中遇到的问题，合作思考解决，设计中有一定的设计创新之处；4.不局限于典型的基于电荷泵的Ⅱ型PLL架构，可以自由发挥，符合课题内容及要求即可。评题输出：1.完整的设计报告，包括调研和建模分析过程、原理图、版图截图、功能和性能仿真结果等。如果有数字模块，需要附上数字代码。2.设计中的难点解决与团队合作过程心得小结。赛题三：低功耗低失调源极驱动电路设计课题背景：源极驱动器(sourcedriver)或者列驱动器(columndriver)是DisplayDriverIC(DDIC)中重要的组成部分，其作用是将输入的数字信号转化为显示面板所需要的电压信号，可以将其等效为DAC+Buffer。一方面随着移动设备显示屏分辨率的提升，源极驱动器往往需要集成上千个通道，单个通道的面积、功耗对整个DDIC的面积、功耗影响很大；另一方面，消费者对高刷新帧率的追求也使得源极驱动电路需要更强的驱动能力；并且随着屏幕画质要求的提高，对源极驱动器输出电压的精度也提出了更高的要求，这需要更高分辨率的DAC和更低的Buffer失调。因此，如何在不牺牲面积、功耗的情况下，提高源极驱动电路的分辨率、精度以及速度成为一项亟需解决的电路设计难题。课题内容及要求：1.基于65nm及以下CMOS工艺，完成uA级源极驱动电路设计和版图设计；需要给出所有工艺角(TTSSFFSFFS)、温度-40~85、标称电源电压±10%范围内的仿真结果；2.DAC电路的分辨为11bit，输入为11位低压（VDD<=1.2V）数字信号，输入基准电压=5V或1.2V，输出0.2V-5V模拟电压，即1LSB=2.3mV。3.失调消除前offset<10mV，失调消除后offset<1mV(3sigma)，失调消除技术不局限于chop;4.负载为RC串联接地，其中R=10kohm，C=40pF，输出电容上的电压从0.2V-5V-0.2V跳变时，上升时间Tr（1%-99%）和下降时间Tf（99%-1%）均<1us。5.整个单元电路版图面积<2500um^2(会根据实际使用工艺酌情提高/放宽该要求)，版图X方向pitch<=20um，静态功耗<2uA（不包含基准消耗功耗）；评审得分点：1.完成课题内容及要求1得30分；2.完成课题内容及要求2得10分；3.完成课题内容及要求3得分10分；4.完成课题内容及要求4得分10分；5.完成课题内容及要求5得分10分；6.同时完成1,2,3,4,5指标前提下，功耗最低+5分，面积最优+5分；7.架构创新+10分，电路创新+10分，总分100分。课题目标：1.检索文献，对比实现驱动单元电路的架构优劣（架构不局限于：电平转换器(levelshifter)+中压DAC+中压Buffer/低压DAC+中压Buffer）2.理论分析出达成课题指标的关键因素；3.搭建电路，仿真迭代电路各项指标，并与分析计算值对比。4.绘制完整版图，进行后仿真，并与前仿指标进行对比；评题输出：1.完整的设计报告，包括电路图截图、版图截图、详细理论分析、计算结果、仿真截图、计算值仿真值对比表。2.各工艺角下的管子工作状态(包含VGS/VDS/VTH/饱和/线性/亚阈值区等信息)的文档。赛题四：图像坏点和PDAF相位对焦像素的去除课题背景：随着相机技术的发展，PDAF相位对焦技术逐渐成为高端CMOS传感器的标配，通过在感光元件上预留一些规律性对称的像素点进行相位差检测。同时，图像传感器中由于制造工艺、高温环境等影响形成随机存在的坏点（badpixel、deadpixel），这些坏点和PDAF像素点需要在最终显示前去除并修复。本课题选取的数据源为bayer域实拍raw图，PDAF像素选用工艺成熟的覆盖率为6%的1X2阵列，随机撒入200ppm（pixelspermillion）的随机坏点。请参赛同学设计一套处理算法，去除已知位置信息的PDAF像素和未知位置信息的随机坏点，并修复成合理的数值。课题内容及要求：1.（软件任务）完成一套基于传统CV作用于单帧图像的坏点及PDAF点去除算法，要求成功去除PDAF像素和随机坏点，且替换值合理，不出现吃边、PD残留等图像效应；2.（附加任务）在完成基础软件任务的条件下，将设计出的软件模型用数字集成电路实现，完成Verilog代码的编写、前仿、综合，评估时序与面积。说明：1.算法输入为课题提供的不同场景raw图，包括PDAF阵列的位置信息；输出为经算法处理后的raw图。raw图附件下载链接（腾讯微云）：https://share.weiyun.com/JYKgUcsP2.算法不能调用算法过程不明确的模块或函数；3.软件算法实现的编程语言为C、C++、Matlab或Python；4.硬件算法实现的编程语言为Verilog；评审得分点：1.坏点辨识成功率高、误判率低（正常pixel维持原值）：总分25分；辨识成功率高于99%且误判率低于10ppm得25分；辨识成功率低于90%或误判率高于100ppm得0分；2.坏点修复适配度高：总分15分；坏点修复后图像经过后续插值算法后无断线吃点、无边界彩点等不良效应得15分；修复后图像边界伪彩、细节断线较严重得0分；3.PDAF点修复适配度高：总分20分；PDAF修复后无边缘锯齿、分辨率断线、边缘伪彩等不良效应得20分；修复后图像不良效应严重得0分；4.硬件消耗小，功耗低，面积小：20分；硬件滑动窗口在五列，即除数据行之外存储linebuffer为四行内，逻辑复杂度最小得20分；硬件滑动窗口、逻辑消耗越大得分越低；5.算法创新性，硬件架构创新性，10分；6.算法可调节性，可移植性，10分；总分100分。课题目标：1.完成从算法调研到算法实现及验证的全部过程，完成算法描述文档；2.能够针对课题中遇到的问题，合作思考解决，算法有一定的创新之处；评题输出：1.算法相关的原始代码及详细的算法描述文档；2.算法仿真结果（图片、相关数据指标等）；3.设计中的问题解决与团队合作过程的心得小结；赛题五：伪随机噪声图像生成课题背景：信息安全：伪随机噪声可嵌入图像实现信息加密或数字水印，通过噪声的不可预测性增强抗破解能力。图像生成与增强：在生成对抗网络（GAN）中，噪声作为输入可驱动模型生成多样化图像；传统方法则利用高斯白噪声模拟真实场景的随机性，但存在模式崩塌、收敛困难等问题。真伪鉴别：基于背景噪声盲估计的图像鉴别技术依赖噪声特征的稳定性，伪随机噪声的可控性可优化此类模型的鲁棒性课题内容及要求：根据行列计数器，每拍生成一个6bit的伪随机数。最终生成一幅伪随机噪声的图像，图像的尺寸可以配置，图像尺寸涵盖2M到50M图像的尺寸。评审得分点：1、verilog代码可读性，可综合。30分2、综合面积和时序。30分3、单帧噪声图像数据的自相关性和噪声分布均匀，自相关性越低，分布越对称，得分越高。20分4、单帧噪声图像数据每个32X32的block均值为0，越接近得分越高。20分课题目标：1、噪声图像帧与帧之间可重复，或者不重复，可配置。2、单帧图像数据无明显pattern，相关性弱。评题输出：1、verilog代码。2、伪随机算法的软件代码。3、算法和代码的设计说明文档

华为企业介绍华为创立于1987年，是全球领先的ICT（信息与通信）基础设施和智能终端提供商。我们的20.7万员工遍及170多个国家和地区，为全球30多亿人口提供服务。华为致力于把数字世界带入每个人、每个家庭、每个组织，构建万物互联的智能世界：让无处不在的联接，成为人人平等的权利，成为智能世界的前提和基础；为世界提供多样性算力，让云无处不在，让智能无所不及；所有的行业和组织，因强大的数字平台而变得敏捷、高效、生机勃勃；通过AI重新定义体验，让消费者在家居、出行、办公、影音娱乐、运动健康等全场景获得极致的个性化智慧体验。华为企业命题说明华为企业命题专项奖专门用于奖励选择华为企业命题的赛队，华为企业命题专项奖是初赛奖，由企业专家评出。入围决赛的参赛队伍继续参加大赛决赛奖项评比，与初赛奖项互不冲突。华为赛题分为通用题和专用题两类，2、3、7题为通用题，1、4、5、6、8、9、10题为专用题。评选特等奖时，同等条件下选择专用题的赛队优先。华为赛题专项奖设置:特等奖3队，每队奖金5万元；一等奖10队，每队奖金1万元；二等奖20队，每队奖金0.5万元。华为-创芯大赛人才招聘政策：华为公司鼓励部门从创芯大赛获奖学生中挖掘人才，并在招聘中提供quickpass政策。参加创芯大赛的获奖学生，投递芯片类岗位：获全国二等奖三等奖学生，可以免机考。获一等奖及以上学生，免机考和一轮专业面试。华为专项奖等级等同全国奖对应等级待遇。赛题一：高线性度时钟相位插值器设计相位插值器(phaseinterpolator)，又称为相位旋转器(phaserotator)，是一类对时钟相位进行大范围细颗粒度调节的电路单元，应用于高速接口等模拟IP当中。典型的相位插值器，输入是两对正交的差分时钟，输出两相差分时钟，输出在数字控制字的控制下，调节输出时钟的相位。如下图所示：请按照如下约束进行设计：参数项取值范围说明输入约束与输出负载输入正弦信号频率范围3GHz~9GHz要求电路在3GHz到9GHz频率范围内都可以满足要求。输入正弦信号摆幅单端300mVpp输入控制字位宽8bit8bit控制字对应256个控制档位，每个档位平均调节1.41°，8bit控制字可实现输出时钟相位360°调节。输入RJ(RandomJitter，随机抖动)50fsRMS输入时钟上带有50fsRMS的随机抖动(RJ)，相位噪声谱可以按照白噪声进行仿真输入控制字编码格式格雷码输入控制字刷新频率1GHz输入控制字变化步长+/-1步每次输入控制字可以不变、增加1个code或者减小1个code；输出驱动负载电容25fF输出的一对差分时钟的每个pin上带有25fF负载电容输出指标约束输出信号摆幅>单端250mVpp输出相位INL(积分非线性)<+/-1.25°INL曲线定义为：实际的控制字-输出相位特性曲线与理想的控制字-输出相位特性曲线的差；这里要求INL曲线最大值小于1.25°，最小值大于-1.25°(INLpeaktopeak小于2.5°)；输出相位DNL(微分非线性)<+/-0.7°DNL定义为实际的控制字-输出相位特性曲线的步长与理想步长(1.41°)之间的差值输出RJ(RandomJitter，随机抖动)<100fsRMS输出相位切换毛刺<+/-1.5°数字控制字切换过程中，输出相位可能会出现突变，相位突变值不超过+/-1.5°其他约束工艺标准CMOS工艺，建议28nm或更先进工艺节点。功耗at9GHz输入<6mW结温范围0°C至105°C电源电压可根据工艺自己选择合适电压域电源电压变化范围+/-5%Corner至少覆盖TT、FF、SS、SF、FS5个corner评审得分点：有完整的电路原理图、版图及前后仿结果。在满足输出摆幅和功耗约束的条件下，RJ、INL、DNL、切换毛刺等输出指标的仿真结果绝对值越小，得分越高。版图中长信号走线、电感、电容等关心Q值的部分需要采用电磁仿真抽取。需要提供PVT仿真结果。需要有设计文档，文档中要体现具体设计思路(如电路指标分析分解、架构选取、关键指标的设计分析、core管类型及尺寸的选取依据、匹配网络的设计考虑、版图寄生的影响等)。版图布局合理，面积紧凑。查询业界典型产品或paper的指标，分析差距存在的原因，和可能的改进方向。输出要求：详细的设计说明文档。电路版图。电路原理图及仿真TB(testbench)设置说明。专家答疑邮箱：zhouqinyu@hisilicon.com赛题互动交流答疑社区链接：https://www.chaspark.com/#/races/competitions/1116166579032342528赛题二：ICS电路设计（无线终端）规格描述及要求：图1.模块示意图本考题为设计一个电路完成三路bit数据的交织（interleave）、合并（combine）和加扰（scramble）处理。如上图所示，交织处理通过同一组接口，从外部IN_BUF（外部模块，无需开发）分时读取三路长度为N0/N1/N2bit的待交织数据，分别进行交织处理后的bit数据长度为E0/E1/E2。IN_BUF读接口支持每cycle读取连续128bit待交织数据。三路交织处理后的bit数据并不是所有bit都有效，有效bit数据起始点为S0/S1/S2，有效bit数据长度为L0/L1/L2，总有效bit数据长度LL=L0+L1+L2。取三路交织处理后的有效bit按照特定规则合并成一路的过程即为合并处理。加扰处理过程为对合并处理后的输出bit数据和特定随机序列进行按位异或。最后将加扰处理后的bit数据按照特定规则拼接成120bit对外输出。上图仅为示意图，完成功能前提下，具体内部实现和接口划分没有约束。详细描述：IN_BUF数据存放格式：待交织bit数据在IN_BUF中都按照从低bit到高bit，从低地址到高地址顺序存放；PART0/PART1/PART2三路待交织bit数据分别存放于IN_BUF地址段0~7、8~15和16~23；具体存放顺序如下图所示：PART2H23{bit1023,bit1022,…，bit897,bit896}H22{bit895,bit894,…，bit769,bit768}H21{bit767,bit766,…，bit641,bit640}H20{bit639,bit638,…，bit513,bit512}H19{bit511,bit510,…，bit385,bit384}H18{bit383,bit382,…，bit257,bit256}H17{bit255,bit254,…，bit129,bit128}H16{bit127,bit126,…，bit1,bit0}PART1H15{bit1023,bit1022,…，bit897,bit896}H14{bit895,bit894,…，bit769,bit768}H13{bit767,bit766,…，bit641,bit640}H12{bit639,bit638,…，bit513,bit512}H11{bit511,bit510,…，bit385,bit384}H10{bit383,bit382,…，bit257,bit256}H9{bit255,bit254,…，bit129,bit128}H8{bit127,bit126,…，bit1,bit0}PART0H7{bit1023,bit1022,…，bit897,bit896}H6{bit895,bit894,…，bit769,bit768}H5{bit767,bit766,…，bit641,bit640}H4{bit639,bit638,…，bit513,bit512}H3{bit511,bit510,…，bit385,bit384}H2{bit383,bit382,…，bit257,bit256}H1{bit255,bit254,…，bit129,bit128}H0{bit127,bit126,…，bit1,bit0}交织处理：PART0/PART1/PART2三路交织处理各自独立，但处理流程完全相同，具体交织处理流程如下4步：从外部读取Nbit待加扰bit数据{A0，A1,…,AN-1}，循环重复到Ebit，得到序列{A0,A1,…,AN-1,A0,A1,…,AN-1,A0,A1,…,Ax}，其中E值为交织后的bit数据长度；找到一个边长为P的等腰直角三角形，使得P*(P+1)/2>=E，(P-1)*P/2<E；将循环重复后的Ebit数据按行从左到右从上到下的顺序放入三角形；按列从上到下从左到右的顺序，从首个有效bit数据位置S开始连续输出Lbit数据。以N=32，E=80，S=11，L=68为例，根据上述公式得到P=13，交织处理后的bit数据摆放图如下，最后按照A14,A26,A5,A15,A24,A0,A7,A13,A2,A15,…,A10,A23,A3,A11的顺序输出。123456789101112131A0A1A2A3A4A5A6A7A8A9A10A11A122A13A14A15A16A17A18A19A20A21A22A23A243A25A26A27A28A29A30A31A0A1A2A34A4A5A6A7A8A9A10A11A12A135A14A15A16A17A18A19A20A21A226A23A24A25A26A27A28A29A307A31A0A1A2A3A4A58A6A7A8A9A10A119A12A13A14A1510111213交织处理有以下约束:PART0/PART1/PART2三路不一定都有效，但至少有一路有效；PART0/PART1/PART2三路交织处理的N/E/S/L参数值不一定相同；待交织处理的bit数据长度N的取值集合为{32,64,128,256,512,1024}，共6种取值；交织处理后bit数据长度E和输入bit数据长度N满足，E>=N且E<=8192；交织处理后的bit数据长度E，有效bit数据起点S和bit长度L满足，L%Q=0，L+S-1<=E，L>=1；其中Q为合并处理模块参数，表示连续Qbit数据为一个整体进行合并处理，取值集合为{1,2,4,6,8,10}，共6种取值；合并处理：合并处理过程即是将所有有效PART的有效bit数据，按照一定的规则摆放成LL/Q行，每行摆放10bit数据，其中低Qbit摆放有效bit数据，其余位置全部摆放0。有效bit数据从低bit到高bit，从低行数到高行数顺序摆放，最终按照行数从小到大的顺序输出。合并处理bit数据摆放存在优先级，具体优先级为PART0>PART1>PART2。对于PARTX（X的取值范围为0/1/2）摆放规则为，剔除比PARTX优先级高的PART已经占用的行，从剩余行中的第0行开始，固定每间隔行，占用一行用来摆放PARTX的bit数据，直到PARTX的有效bit数据摆完为止。其中，Lx为PARTX有效bit数据长度，Lt为LL剔除优先级大于PARTX的所有有效PART的有效bit数据长度之和。以Q=8，L0=32，L1=48，L2=80为例，总有效bit数据长度LL=L0+L1+L2=160；Part0：Lt=LL=160，；Part1：Lt=LL-L0=128，；Part2：Lt=LL-L0-L1=80，。假设PART0交织处理后的有效bit数据为X0，X1，…X31；PART1交织处理后的有效bit数据为Y0，Y1，…Y47；PART2交织处理后的有效bit数据为Z0，Z1，…Z79，三路bit数据合并处理后的bit数据如下图所示，最终按照行H0->H1->…->H19输出给后级。H19{0,0,Z79,Z78,Z77,Z76,Z75,Z74,Z73,Z72}H18{0,0,Z71,Z70,Z69,Z68,Z67,Z66,Z65,Z64}H17{0,0,Z63,Z62,Z61,Z60,Z59,Z58,Z57,Z56}H16{0,0,Z55,Z54,Z53,Z52,Z51,Z50,Z49,Z48}H15{0,0,X31,X30,X29,X28,X27,X26,X25,X24}H14{0,0,Z47,Z46,Z45,Z44,Z43,Z42,Z41,Z40}H13{0,0,Y47,Y46,Y45,Y44,Y43,Y42,Y41,Y40}H12{0,0,Z39,Z38,Z37,Z36,Z35,Z34,Z33,Z32}H11{0,0,Y39,Y38,Y37,Y36,Y35,Y34,Y33,Y32}H10{0,0,X23,X22,X21,X20,X19,X18,X17,X16}H9{0,0,Z31,Z30,Z29,Z28,Z27,Z26,Z25,Z24}H8{0,0,Y31,Y30,Y29,Y28,Y27,Y26,Y25,Y24}H7{0,0,Z23,Z22,Z21,Z20,Z19,Z18,Z17,Z16}H6{0,0,Y23,Y22,Y21,Y20,Y19,Y18,Y17,Y16}H5{0,0,X15,X14,X13,X12,X11,X10,X9,X8}H4{0,0,Z15,Z14,Z13,Z12,Z11,Z10,Z9,Z8}H3{0,0,Y15,Y14,Y13,Y12,Y11,Y10,Y9,Y8}H2{0,0,Z7,Z6,Z5,Z4,Z3,Z2,Z1,Z0}H1{0,0,Y7,Y6,Y5,Y4,Y3,Y2,Y1,Y0}H0{0,0,X7,X6,X5,X4,X3,X2,X1,X0}加扰处理：将合并处理后的有效bit数据（每行仅低Qbit数据有效）和随机序列进行按bit异或处理的过程即为加扰处理。具体的扰码发生器的生成公式为：加扰处理后的数据每连续12行为一组，按照行数从小到大的顺序拼接成120bit的数据，不足12行时不足部分用零补充，最后再按照组数从小到大的顺序输出。由于不是每次输出12行都有效，因此还需要输出有效行数指示，表示当前12行输出数据中有多少行是有效数据，取值范围为1~12。以合并处理章节示例中输出数据为例，假设扰码序列编号为C0，C1，…，C159，…。如下图所示，经过加扰处理后的输出数据为D0={H11,H10,...,H1,H0}和D1={H23,H22,...,H13,H12}，对应的有效行数分别为12和8，最终输出时按照组数从小到大的顺序先输出D0后输出D1。D1={H23，H22，...，H13，H12}H23{0,0,0,0,0,0,0,0,0,0}H22{0,0,0,0,0,0,0,0,0,0}H21{0,0,0,0,0,0,0,0,0,0}H20{0,0,0,0,0,0,0,0,0,0}H19{0,0,Z79^C159,Z78^C158,Z77^C157,Z76^C156,Z75^C155,Z74^C154,Z73^C153,Z72^C152}H18{0,0,Z71^C151,Z70^C150,Z69^C149,Z68^C148,Z67^C147,Z66^C146,Z65^C145,Z64^C144}H17{0,0,Z63^C143,Z62^C142,Z61^C141,Z60^C140,Z59^C139,Z58^C138,Z57^C137,Z56^C136}H16{0,0,Z55^C135,Z54^C134,Z53^C133,Z52^C132,Z51^C131,Z50^C130,Z49^C129,Z48^C128}H15{0,0,X31^C127,X30^C126,X29^C125,X28^C124,X27^C123,X26^C122,X25^C121,X24^C120}H14{0,0,Z47^C119,Z46^C118,Z45^C117,Z44^C116,Z43^C115,Z42^C114,Z41^C113,Z40^C112}H13{0,0,Y47^C111,Y46^C110,Y45^C109,Y44^C108,Y43^C107,Y42^C106,Y41^C105,Y40^C104}H12{0,0,Z39^C103,Z38^C102,Z37^C101,Z36^C100,Z35^C99,Z34^C98,Z33^C97,Z32^C96}D0={H11，H10，...，H1，H0}H11{0,0,Y39^C95,Y38^C94,Y37^C93,Y36^C92,Y35^C91,Y34^C90,Y33^C89,Y32^C88}H10{0,0,X23^C87,X22^C86,X21^C85,X20^C84,X19^C83,X18^C82,X17^C81,X16^C80}H9{0,0,Z31^C79,Z30^C78,Z29^C77,Z28^C76,Z27^C75,Z26^C74,Z25^C73,Z24^C72}H8{0,0,Y31^C71,Y30^C70,Y29^C69,Y28^C68,Y27^C67,Y26^C66,Y25^C65,Y24^C64}H7{0,0,Z23^C63,Z22^C62,Z21^C61,Z20^C60,Z19^C59,Z18^C58,Z17^C57,Z16^C56}H6{0,0,Y23^C55,Y22^C54,Y21^C53,Y20^C52,Y19^C51,Y18^C50,Y17^C49,Y16^C48}H5{0,0,X15^C47,X14^C46,X13^C45,X12^C44,X11^C43,X10^C42,X9^C41,X8^C40}H4{0,0,Z15^C39,Z14^C38,Z13^C37,Z12^C36,Z11^C35,Z10^C34,Z9^C33,Z8^C32}H3{0,0,Y15^C31,Y14^C30,Y13^C29,Y12^C28,Y11^C27,Y10^C26,Y9^C25,Y8^C24}H2{0,0,Z7^C23,Z6^C22,Z5^C21,Z4^C20,Z3^C19,Z2^C18,Z1^C17,Z0^C16}H1{0,0,Y7^C15,Y6^C14,Y5^C13,Y4^C12,Y3^C11,Y2^C10,Y1^C9,Y0^C8}H0{0,0,X7^C7,X6^C6,X5^C5,X4^C4,X3^C3,X2^C2,X1^C1,X0^C0}接口信号：信号名称I/O位宽描述clkI1时钟，频率为450MHzrst_nI1异步复位，同步撤离信号，0表示复位，1表示解复位ics_startI1启动信号，单时钟周期脉冲信号ics_c_initI31随机序列初相，对应上文中的参数ics_q_sizeI4bit数据合并处理基本单元，对应上文中的参数Qics_part0_enI1part0使能，1表示part0有效，0表示part0无效ics_part0_n_sizeI11part0待交织数据bit长度，对应上文中的参数N0ics_part0_e_sizeI14part0交织处理后所有数据bit长度，对应上文中的参数E0ics_part0_l_sizeI14part0交织处理后的有效bit数据长度，对应上文中的参数L0ics_part0_st_idxI14part0交织处理后的有效bit数据起始点，对应上文中的参数S0ics_part1_enI1part1使能，1表示part1有效，0表示part1无效ics_part1_n_sizeI11part1待交织数据bit长度，对应上文中的参数N1ics_part1_e_sizeI14part1交织处理后所有数据bit长度，对应上文中的参数E1ics_part1_l_sizeI14part1交织处理后的有效bit数据长度，对应上文中的参数L1ics_part1_st_idxI14part1交织处理后的有效bit数据起始点，对应上文中的参数S1ics_part2_enI1part2使能，1表示part2有效，0表示part2无效ics_part2_n_sizeI11part2待交织数据bit长度，对应上文中的参数N2ics_part2_e_sizeI14part2交织处理后所有数据bit长度，对应上文中的参数E2ics_part2_l_sizeI14part2交织处理后的有效bit数据长度，对应上文中的参数L2ics_part2_st_idxI14part2交织处理后的有效bit数据起始点，对应上文中的参数S2ics_rd_enO1待交织处理bit数据读使能ics_rd_addrO5待交织处理bit数据读地址ics_rd_dataI128待交织处理bit数据读数据，读使能的下一拍有效ics_out_sofO1第一个输出数据标志，和第一个有效数据ics_out_vld对齐ics_out_eofO1最后一个输出数据标志，和最后一个有效数据ics_out_vld对齐ics_out_vldO1输出数据有效标志，1表示有效输出数据有效ics_out_numO4交织处理输出12行数据中有效行数指示，取值范围为1~12；ics_out_dataO120交织、合并、加扰处理完后的输出数据，每次输出120bit接口时序以三个PART都有效场景为例，对外接口时序如下图所示：接口信号时序约束：静态配置参数需要在start当拍到ics_out_eof之间（含ics_out_eof当拍）保持不变；读使能的下一拍返回待交织bit数据，每拍返回连续128个bit；数据输出的同时输出数据有效标志vld、首个数据指示sof和最后一个数据指示eof；首个数据指示sof时序同第一个有效数据vld，最后一个数据指示eof时序同最后一个有效数据vld；首个数据指示sof和最后一个数据指示eof任何场景下需要满足成对出现；输入信号不要求reg_in（寄存器打拍后使用），输出信号要求reg_out（寄存器输出）；不支持上一轮未完成即启动新一轮处理，支持最快eof下一拍启动新一轮处理；处理时延（从ics_start到ics_out_eof之间的间隔）要求不超过2500个时钟cycle；评审得分点：设计方案文档描述清晰，模块功能划分合理；实现功能正确，满足题目要求；文档包含对模块功耗、面积和处理时延优化的措施说明；功耗、面积和处理时延指标以所有参赛团队在各个专项的归一化分数统计，以各专项第一名的指标为10分，最后一名为1分，其他名次指标在中间做线性量化分数。总分=0.1*功耗分+0.3*面积分+0.6*时延分；要求有较完备的验证方案和验证用例；输出要求：详细的设计文档和RTL代码；验证环境、验证用例、典型场景验证数据和波形截图；提供面积（推荐使用TSMC7nm工艺，DC下评估面积）、典型场景功耗和典型场景处理时延评估数据，使用工艺库评估的需标明工艺库，使用FPGA工具评估的，需写明工具版本、device型号、资源占用、时序信息等。典型场景：提供几种典型场景的参数和数据供调试和处理时延评估，具体见插件。专家答疑邮箱：wangrongjun@hisilicon.com赛题互动交流答疑社区链接：https://www.chaspark.com/#/races/competitions/1116168723554811904赛题三：查表保序管理模块设计模块功能描述：如图1所示，模块C为考查模块，请完成该模块的方案和编码。它与A/B/D模块有功能交互，模块B为报文发送模块，模块A为表项管理模块，模块D为报文接收模块；B模块发送报文给C时，携带查表信息和保序信息，完成查表和满足保序要求后，报文由C发送至D；查表携带的信息lkp_info相同时，A模块返回的查表lkp_rslt相同；每个报文与它前面128个报文的lkp_info相同的概率是50%；如图2所示，需查表报文（lkp_en==1），模块C要拿到lkp_rslt后，报文才可由C发送至D模块；如图3所示，无需查表报文（lkp_en==0），报文可直接由C发送至D模块；C模块向A模块发出的查表请求，最大支持256个outstanding。A模块向C模块返回的查表结果，支持乱序返回。保序要求：图4为保序示例。Order_id为0，无任何保序要求，此时SO固定为0；Order_id非0，有保序要求；SO为0的报文，无保序要求；SO为1的报文，同Order_id保序，即某个SO为1报文需要等先于它到达C模块的所有相同Order_id报文全部发送到D模块后，才能发送至D模块；同一Order_id，两个SO为1的报文中间SO==0的报文个数最多16个；模块性能要求：工作频率1GHz；如下三种典型性能场景：场景一：所有报文无需查表无需保序，即lkp_en为0，Order_id为全0场景，带宽能达到64GB/s；场景二：所有报文需要查表，查表延时10~200ns内随机（10~25ns90%,25~100ns占7%，100~200ns占3%），Order_id取值0~7比例均匀，SO为0和1的报文比例占比80%和20%，带宽尽可能打满；场景三：报文Order_id取值0~7比例均匀，SO为0和1的报文比例分别占比20%和80%，报文lkp_en取值为0和1的比例分别占比20%和80%，查表延时固定200ns，带宽尽可能打满；性能牵引：无保序报文尽可能不受到阻塞；不同Order_id的报文不相互阻塞；性能尽可能平稳，不出现急剧跳水；在满足模块性能的前提下，尽可能优化模块面积和功耗；模块接口描述：信号名位宽描述时钟复位clk1时钟rst_n1复位，低电平有效B与C模块之间接口信号b2c_pkt_vld1报文有效指示信号，高电平有效b2c_pkt_lkp_en1报文是否需要查表指示信号1：报文需要查表0：报文不需要查表b2c_pkt_lkp_info20报文查表边带信息b2c_pkt_odr_id3报文保序队列ID，取值范围0~7注：值为0时，表示无保序要求，此时对应so固定为0。b2c_pkt_so1报文强保序标记0:无保序要求；1:发送顺序要保证在同Order_id前面接收的报文已完成发送b2c_pkd_payload512报文数据c2b_pkt_rdy1C模块可接受报文状态指示当b2c_pkt_vld&c2b_pkt_rdy为1时，表示报文被C模块接收。A与C模块之间接口信号c2a_lkp_vld1查表请求有效指示信号，高电平有效c2a_lkp_info20查表边带信息，来自于报文接收时b2c_pkt_lkp_infoc2a_lkp_req_id10查表请求IDa2c_lkp_rdy1A模块可接受查表请求状态指示当c2a_lkp_vld&a2c_lkp_rdy为1时，表示查表请求被A模块接收。A与C模块之间接口信号a2c_lkp_rsp_vld1查表响应有效指示信号，C模块须无条件接收查表响应，高电平有效a2c_lkp_rsp_id10查表响应ID，用于指示是哪个c2a_lkp_req_id相对应的结果a2c_lkp_rslt20查表响应结果，需随报文发至模块DD与C模块之间接口信号c2d_pkt_vld1报文有效指示信号，高电平有效c2d_pkt_odr_id3保序队列ID，取值范围0~7c2d_pkt_so1强保序标记c2d_pkt_lkp_rslt20报文查表结果c2d_pkt_payload512报文数据，C模块不改变数据内容d2c_pkt_rdy1D模块可接受报文状态指示当c2d_pkt_vld&d2c_pkt_rdy为1时，表示报文被D模块接收。评审得分点：实现功能正确，满足题目要求；文档分（占10%）：模块功能划分合理，微架构方案描述清晰，包含性能及资源分析，面积和功耗优化方案说明；性能分（占70%）：三个性能场景，场景一占20%，场景二占40%，场景三占40%；各场景总分10分为例，以最高带宽为满分，带宽每减少1%，减少1分。面积分（占20%）：所有参赛团队在各个专项的归一化分数统计；要求有完备的验证方案，验证用例和验证报告；输出要求：模块C的详细设计文档和RTL代码；模块C的验证环境、验证用例、验证数据和波形截图，验证报告；模块C的性能测试报告，包含三种性能场景中性能数据说明；模块面积数据，使用工艺库评估的需标明工艺库，推荐使用TSMC12nm工艺，DC下评估面积；专家答疑邮箱：guojian111@hisilicon.com赛题互动交流答疑社区链接：https://www.chaspark.com/#/races/competitions/1116174987567480832赛题四：3D芯片设计：True3DMacroPlacement+Partition描述及要求：基于题目中提供的Netlist和3DPDKMempool，实现具有网表划分功能的3DPlacement。完成TrueMacroPlacement，优化线长。进行密度评估：Overflow低于10%。上下层芯片的利用率差异控制在5%以内。局部3D互联密度（Density）满足要求，（xumPitch条件）达标。加分项：时序优化（Timing）。加分项：拥塞优化（Congestion）。点击图标下载3DPDKMempool或打开链接下载：cpipc.acge.org.cn/sysFile/downFile.do?fileId=760ce6e234314bcea6b8e40c00cc3563评审得分点：实现算法功能正确，满足题目要求；设计方案文档描述清晰，模块功能划分合理；线长部分占40%，DensityOverflow部分占40%；Timing10%，Congestion10%要求有完备的验证方案和验证用例；输出要求：算法设计与优化分析报告；（含方案分析与Placement线长报告，Timing报告，DensityMap）PlacementIteration线长，DensityOverflow，3D互联数量的变化；提供Placement功耗、性能、面积评估数据，使用工艺库评估的需标明工艺库；使用FPGA工具评估的，需写明工具版本、device型号、资源占用、时序信息等。专家答疑邮箱：liuzhe@hisilicon.com赛题互动交流答疑社区链接：https://www.chaspark.com/#/races/competitions/1116175995349680128赛题五：NAND2环振优化设计描述及要求：高阶环振设计和验证是检验工艺和器件能力的常用方法。要求在限制设备和工艺能力前提下，以NAND2为基准单元，设计功耗-性能-面积最佳的环振。假定现有工艺最低CGP=60nm（contactedgatepitch）的条件，进行器件结构设计，包含N和P型MOSFET各一个。其他材料限制和要求见附件。【20分】进行器件性能仿真与优化，实现最大的开态电流和最小的寄生电容；要求半定量说明为何无法进一步优化的原因。限制关键性能指标符合附件所列指标，其中迁移率需要与参考资料验证。【20分】对器件仿真结果进行建模拟合，要求尽可能缩小附录所列电性指标相对误差，解释所用模型的合理性。【20分】使用前述N和P型MOSFET搭建NAND2单元，进行寄生抽取，要求设计规则不超过ASAP5和IRDS-2021-“5nm”节点所列工艺和设备能力。要求给出版图，包含尺寸和叠层信息。【20分】使用前述NAND2，优化连线搭建97环振，在0.5-1V范围内仿真功耗和性能，给出最优结果。【20分】评审得分点：晶体管器件搭建包含核心部件和尺寸说明，包含工艺流程示意图及其仿真。给出迁移率验证数据、电性曲线和关键参数提取结果；解释无法进一步优化的分析说明。模型说明、拟合误差。NAND2单元版图、设计规则和寄生抽取结果。仿真文件、功耗性能结果、连线版图。额外说明：上述各题均以所有参赛团队在各个专项的归一化分数统计，以各专项第一名的指标为满分，最后一名的指标为满分的十分之一，其他名次指标在中间做线性量化分数。未做说明的假定，参考ASAP5(MicroelectronicsJournal126(2022)105481)和IRDS-2021-MoreMoore-“5”nm；允许自行引入额外的必要假定，但需简述其合理性和必要性。任何一题有给出超越业内理解的新思路，并有效证明可行性，得分可以翻倍。其它说明参见附录：点击图标下载附录或打开链接下载：cpipc.acge.org.cn/sysFile/downFile.do?fileId=8513d093ff4b4b57934e0846daf3d7cc输出要求：答案的核心描述和最终数据；模型和参数，使用的仿真软件及其代码，参数提取代码；器件3D结构图、器件moduletargetspec定义、迁移率符合约束的验证曲线、器件TCAD和建模电性数据曲线、环振性能-功耗曲线；（如有）额外引用的数据来源。专家答疑邮箱：zhangqiang241@hisilicon.com赛题互动交流答疑社区链接：https://www.chaspark.com/#/races/competitions/1116185270318972928赛题六：Path-BasedTimingDrivenGlobalPlacement（后端设计）描述及要求：题目背景：布局布线工具是VLSI芯片设计中最关键的工具之一。随着工艺的持续演进、DTCO、STCO的持续引入，布局布线面临了由新工艺特性带来的巨大挑战，例如如何在更多的工艺约束下面实现更优的PPA。GlobalPlacement是PnR核心流程的第一步，一定程度上决定了芯片PPA上限。在GlobalPlacement阶段处理好Timing的约束，既能提升GlobalPlacement阶段Timing结果，还能减少PnR过程中的迭代次数。题目价值：当前学术界主流TimingDrivenGlobalPlacement方案主要是（1）Net-based、Pin-basedNetWeighting方案（Ref.[1]）（2）Differentiable-Timing-DrivenGlobalPlacement方案(Ref.[2])，实现的时序结果WNS、TNS均有较大提升空间。实现Path-BasedTimingDrivenGlobalPlacement不仅能提升GlobalPlacement环节时序结果，还能提升PnR工具环节间的一致性，从而提升PnR工具整体PPA竞争力。基础平台：（1）Placer，考虑工作量建议采用开源DreamPlace（DreamPlace4.0）平台,github地址：https://github.com/limbo018/DREAMPlace。（2）Timer，考虑工作量建议采用开源OpenTimer，github地址：https://github.com/OpenTimer/OpenTimer。用例：为了便于同前沿学术成果对比，BenchmarkSuite采用：ICCAD-2015CADcontestinincrementaltiming-drivenplacementandbenchmarksuite(Ref.[3])。评审得分点：实现算法功能正确，满足题目要求，跑通全部用例；算法文档明确说明GlobalPlacement与STA集成方式，要求显式提供解决不同TimingPath时序违例问题的方案；关键指标：（1）WNS，权重30%。（2）Top100关键路径平均WNS，权重20%。（3）TNS，权重30%。（4）Runtime，权重10%。（5）PeakMemory，权重10%。要求跑通ICCAD-2015CADcontestbenchmarksuite全部用例，且report关键指标，并和DreamPlace4.0结果对比。按照上述5个指标打分，加权后满分100。其中WNS、TNS、WNS100优化减半或更多得100分，以此类推，持平及以下0分。Runtime、PeakMemory按照胜负打分，胜100，败0分。输出要求：算法设计方案；Benchmark全部用例运行环境、log、时序报告等；结果分析报告。关键引用P.Liao,S.Liu,Z.Chen,W.Lv,Y.LinandB.Yu,"DREAMPlace4.0:Timing-drivenglobalplacementwithmomentum-basednetweighting",Proc.DATE,pp.939-944,2022.Z.GuoandY.Lin,"Differentiable-timing-drivenglobalplacement",ProceedingsoftheIEEE/ACMDesignAutomationConference,pp.1315-1320,2022.MCKim,JHu,JLietal.,"ICCAD-2015CADcontestinincrementaltiming-drivenplacementandbenchmarksuite[C]",2015IEEE/ACMInternationalConferenceonComputer-AidedDesign(ICCAD),pp.921-926,2015.专家答疑邮箱：zhangrui727@huawei.com赛题互动交流答疑社区链接：https://www.chaspark.com/#/races/competitions/1116186584994201600赛题七：高速高线性度DAC设计描述及要求：1.输入信号带宽：10M~500M2.DAC采样率：Fs>=4GHz3.SFDR要求：SFDR在100M下，SFDR>78dBc,SFDR在500M下SFDR>66dbc。幅度为-6dBFs~-15dBFs，需要MC下的最差线性度4.功耗:<40mW5.输入信号幅度:1VppFullScale6.架构：不限,CurrentSteeringDAC优选，同时需要设计TIA7.工艺：建议使用标准CMOS工艺8.温度范围：−20℃至+85℃9.供电电压：随选定工艺而定评审得分点：1.思路正确，根据性能、功耗的要求要有合理的架构选型分析；2.设计CurrentSteeringDAC的架构，需要设计TIA，性能看TIA输出，TIA架构分析的完备性和性能分析作为加分项；3.在满足指标要求的情况下FOM越高，得分越高。线性度越高得分越高；4.需要有文档，说明各个子电路性能指标的分解依据，子电路结构的选择依据等；5.各个子模块的功耗、噪声和非线性等用饼状图给出占比分析；6.校准算法选择及有效性分析，或者是DEM选择是需要包含的。分析的是否详细作为加分项；7.查询业界典型产品和paper的指标，分析差距存在的原因，和可能的改进方向；输出要求：详细设计报告：内容包含但不限于系统框图、系统&子模块工作原理分析、子模块指标分解和电路原理图；仿真报告：内容需包含子模块及整系统的仿真条件、仿真电路、仿真波形及仿真结果分析，仿真波形包括但不限于DC/AC/TRAN/MC；详细的前后仿真结果；电路原理图、版图及仿真电路数据库；专家答疑邮箱：fankai1@huawei.com赛题互动交流答疑社区链接：https://www.chaspark.com/#/races/competitions/1116187344226140160赛题八：VCSEL激光器的3DVectorial求解赛题涉及的VCSEL结构请见以下文献：https://ieeexplore.ieee.org/document/970909描述及要求：采用文献中的benchmarkstructure结构，求解VCSEL（Vertical-cavitysurface-emittinglaser）的resonance效应和光场分布；需通过Vectorial的Maxwell方程求解3D的VCSEL结构；与文献中的结果进行对比。评审得分点：功能正确实现；理论分析越全面，得分越高；越快速算法，得分越高；算量越低但不影响精准度，得分越高；收敛性越好，得分越高。输出要求：所采用的方法及其数学推导；详细设计文档和算法模型代码；给出方法的计算量和计算时间；与文献结果的对比。专家答疑邮箱：zhaochong1@huawei.com赛题互动交流答疑社区链接：https://www.chaspark.com/#/races/competitions/1116168979398967296赛题九：POLAR码编解码模块设计描述及要求：基于提供的极化码可靠度序列设计POLAR码编解码模块POLAR_ENC/POLAR_DEC；码块大小固定为1024bit，码率支持1/4和3/8两种码率。N：码长，固定为1024比特K：信息比特长度R：码率，R=K/N，即1/4码率时K=256，3/8码率时K=384极化码可靠度序列见表格POLAR码编解码模块设计.rar通过编码IP完成编码后，参赛者使用标准BPSK调制、加噪、解调生成5bitLLR译码数据，通过解码IP进行解码；分析信噪比SNR与误帧率PER之间的关系，以1000帧随机码字为标准，PER从10%下降到0.1%时，SNR上升不超过2.4dB；设计、优化定点算法，使用verilog实现该POLAR_ENC/POLAR_DEC模块；在64MHz时钟主频下，吞吐率不低于32Mbps。需要满足以下延时要求：a)编码延时小于1.5usb)延时小于7.5us相同SNR性能、编解码延迟的情况下，追求面积功耗优化；模块接口信号列表如下：POLAR_ENCSignalNameI/OWidthDescriptionclkI1输入时钟（64MHz）rst_nI1异步复位polar_rate_selI1polar码率指示：0表示1/4码率，1表示3/8码率polar_enc_startI1编码启动脉冲信号polar_enc_data_inI384编码前比特序列，1/4码率时低256比特有效polar_enc_doneO1编码完成脉冲信号polar_enc_data_outO1024编码后数据POLAR_DECSignalNameI/OWidthDescriptionclkI1输入时钟（64MHz）rst_nI1异步复位polar_rate_selI1polar码率指示：0表示1/4码率，1表示3/8码率polar_dec_startI1译码启动脉冲信号llr_dataI1024*5按顺序解调得到的LLR，每个LLR为经过对称饱和限幅的5bit有符号数polar_dec_data_vldO1译码输出数据有效polar_dec_data_outO8译码后数据，以字节为单位顺序输出polar_dec_doneO1译码完成脉冲信号评审得分点：实现算法功能正确，满足题目要求；设计方案文档描述清晰，模块功能划分合理；算法文档明确说明模块内部量化定标，及对应的性能分析；编码IP分数占30%，解码IP分数占70%；信噪比SNR与误帧率PER、编解码延迟约束情况下，模块面积越小，功耗越低，得分越高；PPA指标均以所有参赛团队在各个专项的归一化分数统计，以各专项第一名的指标为10分，最后一名的指标为1分，其他名次指标在中间做线性量化分数。要求有完备的验证方案和验证用例；输出要求：算法设计与优化分析报告；（含方案分析与性能仿真结果）POLAR_ENC/POLAR_DEC详细设计文档和RTL代码；POLAR_ENC/POLAR_DEC验证环境、验证用例、验证数据和波形截图；提供IP的功耗、性能、面积评估数据，使用工艺库评估的需标明工艺库；使用FPGA工具评估的，需写明工具版本、device型号、资源占用、时序信息等。专家答疑邮箱：niuchuan@huawei.com赛题互动交流答疑社区链接：https://www.chaspark.com/#/races/competitions/1116188978142429184赛题十：单反馈架构下的宽带ET功放的建模算法与线性化系统设计赛题描述：包络跟踪（ET,EnvelopeTracking）是通过发送信号实时包络对射频功率放大器的直流供电进行调制，进而最大化射频功放效率的一种射频前端子系统。由于其较强的性能优势与灵活性，在无线移动终端领域被广泛应用。同时也因为较大的商业价值，一直以来都是海思、高通、MTK等主要终端芯片厂商的竞争重地。Part1:宽带ET-PA建模ET系统的设计难度，随着系统带宽的增加显著变大。最重要的原因是，宽带ET电源调制工作在大带宽模式下会不可避免的产生非理想因素，并受到PA输出低频分量的泄露影响，进一步污染其供电波形的质量。这种供电波形与宽带功放的失真将会协同影响宽带ET功放的非线性行为，恶化发射信号的各项指标。为宽带ET-PA设计线性化方案，如数字预失真系统(DPD)，除了考虑功放自身的数学建模外，还需要考虑对ETM的行为，才有可能达到较理想的模型精度。Part2:线性化方案构思基于所提供的建模方案，给出对应的线性化方案原型。具体要求：命题人员提供(1)基带时域信号；(2)对应的ETM输入信号；(3)PA的输出测量信号（波形数据下载链接：https://share.weiyun.com/8lZ1hZiF）。要求利用(1)~(3)，构建非线性模型，完成对PA测量输出的回归建模。给出基于该模型的线性化方案线性构思。注意如使用AI方法完成任务，需要对所使用的网络结构进行白盒化的数学描述；专家答疑邮箱：qianjing3@huawei.com赛题互动交流答疑社区链接：https://www.chaspark.com/#/races/competitions/1116190184713666560

“中国光谷·华为杯”第七届中国研究生创“芯”大赛共有来自169所高校的858名指导教师、2783名参赛学生组成的970支队伍参赛，其中165支队伍入围线下决赛。决赛现场经过为期三天的精彩角逐，大赛团队奖项评选出16支一等奖团队，其中3支队伍获得本届创“芯”之星最高荣誉，另决出41支二等奖团队，107支三等奖团队，23名优秀指导教师奖，31个优秀组织单位。本届赛事共90支团队获得企业命题专项奖。本届大赛电子版奖状证书下载链接如下，输入队长姓名+手机号下载奖状。http://certificate.laikephp.com/“中国光谷·华为杯”第七届中国研究生创芯大赛决赛团队获奖总名单学校名称队伍名称奖项华中科技大学量子号一等奖创“芯”之星西安电子科技大学乘风起一等奖创“芯”之星上海交通大学光·头·强一等奖创“芯”之星清华大学NumCore一等奖复旦大学FDUlaser一等奖华东师范大学芯潮逐浪一等奖浙江大学模数师一等奖武汉大学新芯之火一等奖华中科技大学Selector一等奖华中科技大学不管对不队一等奖华中科技大学三维存算队一等奖华中科技大学给王老师争气队一等奖电子科技大学新器件小分队一等奖西安交通大学好芯情一等奖西安电子科技大学好好吃饭一等奖西安电子科技大学风向决定发型队一等奖北京邮电大学香蕉蓝莓菠萝旋风二等奖天津大学芯奥尔良二等奖哈尔滨工业大学冰振大花猫二等奖哈尔滨工业大学IC小灵通二等奖复旦大学316小分队二等奖复旦大学做都做了二等奖上海交通大学得”芯“应手二等奖上海交通大学云境小裁缝二等奖华东师范大学芯的心跳二等奖东南大学芯动战队二等奖东南大学SRAM-ELITE-UNITE二等奖东南大学PIC三大队二等奖南京邮电大学微秒必争二等奖浙江大学顺霸游击队二等奖武汉大学芯胞队二等奖武汉大学莫比乌斯智芯传感二等奖华中科技大学摸鱼大队24分队二等奖华中科技大学MOIC不止会干饭二等奖华中科技大学焕然一“芯”队二等奖华中科技大学Esupply二等奖华中科技大学我们真的不会ic设计二等奖湖北大学物理学不存在二等奖深圳大学ETO二等奖电子科技大学喵喵队二等奖电子科技大学芯声二等奖电子科技大学恒芯二等奖电子科技大学ICer二等奖西安交通大学自旋“芯”二等奖西安交通大学芯芯向荣队二等奖西安交通大学火力全开二等奖西安电子科技大学芯成则灵二等奖西安电子科技大学我爱IC二等奖西安电子科技大学芋头的cascode小分队二等奖西安电子科技大学些许风霜二等奖西安电子科技大学微笑面队二等奖西安电子科技大学芯愿二等奖西安电子科技大学我爱我镓二等奖广东工业大学DonBrothers二等奖广东工业大学Boost二等奖广东工业大学芯好有你二等奖中国科学院大学纳米森林二等奖北京邮电大学二的五次方队三等奖天津大学晚上吃啥三等奖天津大学涡轮增压三等奖天津大学梦得都对三等奖中北大学微声科技三等奖中北大学有迹可循三等奖大连海事大学电航三等奖大连海事大学智慧传感-智能感知三等奖哈尔滨工业大学上岸小分队三等奖哈尔滨工业大学花开富贵三等奖哈尔滨工业大学“芯”之所向队三等奖哈尔滨工业大学故障诊断小分队三等奖哈尔滨工业大学江北轰趴三等奖复旦大学院队三等奖上海交通大学东川路第一生产大队三等奖上海交通大学LHL三等奖上海交通大学向日葵小班三等奖上海交通大学碳芯group三等奖上海电力大学白马王子三等奖华东师范大学芯光万丈三等奖南京大学MNGA三等奖南京大学建国振华爱祖国三等奖南京大学集光科技团队三等奖东南大学不知道对不队三等奖南京航空航天大学微微芯光三等奖南京邮电大学芯之所向三等奖浙江大学勇敢牛牛队三等奖浙江大学芯想事成队三等奖浙江大学灿若芯光三等奖浙江大学EDAsprout三等奖浙江大学芯动智造三等奖浙江大学精微致远三等奖杭州电子科技大学电热迭的队三等奖杭州电子科技大学eda小分队三等奖温州大学芯魂凝聚三等奖安徽大学TFET小分队三等奖厦门大学红绿黄三等奖厦门大学明脉清心三等奖郑州大学守胃先锋三等奖郑州大学CAI_1404三等奖郑州大学探芯领航队三等奖郑州大学ZZUMixed-signalICLabGroup三等奖华中科技大学外瑞罗格对对队三等奖华中科技大学视觉飞扬三等奖华中科技大学ISMD老登对三等奖华中科技大学镜反微光三等奖华中科技大学芯火小光三等奖华中科技大学啊对队三等奖华中科技大学LOMR三等奖华中科技大学滤波器锁定三等奖武汉理工大学自然选择队三等奖湖北中医药大学碳基传感POCT团队三等奖华中师范大学信号导航家三等奖湖南大学伊辛一亿队三等奖湖南大学PUF守护者联盟三等奖中山大学芯片功能不队三等奖中山大学晶芯晶艺三等奖深圳大学来条华子三等奖西南交通大学阿姆斯特朗炮三等奖电子科技大学控糖苏乐达工匠三等奖电子科技大学Neural-Chip三等奖电子科技大学存储智算队三等奖电子科技大学PM211三等奖电子科技大学绿洲三等奖西安交通大学光光说得都队三等奖西安交通大学创来科技三等奖西安交通大学芯动不如行动三等奖西北工业大学轴对称三等奖西北工业大学屏幕波三等奖西北工业大学模拟马戏团队三等奖西安理工大学恒流211三等奖西安理工大学603小天才三等奖西安电子科技大学老科707队三等奖西安电子科技大学LiDAR小分队三等奖西安电子科技大学流水线小分队三等奖西安电子科技大学芯想事成三等奖西安电子科技大学芯城科技三等奖西安电子科技大学流芯派对三等奖西安电子科技大学打工芯青年三等奖西安电子科技大学芯纪元三等奖西安电子科技大学一点也不会做电路三等奖西安电子科技大学芯队三等奖西安电子科技大学一见倾“芯”队三等奖西安电子科技大学求实创芯小分队三等奖西安电子科技大学XPES三等奖西安电子科技大学微电子不微小分队三等奖西安电子科技大学刘丁赫和他的朋友们又来了三等奖西安电子科技大学MBE三人组三等奖西安电子科技大学ctbz三等奖西安电子科技大学氮化镓整起来三等奖西安电子科技大学探光领航三等奖西安电子科技大学芯光小队三等奖西安电子科技大学氧化镓一队三等奖西安电子科技大学永远的芯三等奖西安电子科技大学坐忘心斋三等奖西安电子科技大学安全对不队？三等奖西安电子科技大学杭州研究院SmartSensing三等奖西安电子科技大学重庆集成电路创新研究院豆香锅巴三等奖西安电子科技大学重庆集成电路创新研究院强0弱1队三等奖宁波大学微纳陆战队三等奖宁波大学WWW舰队三等奖广东工业大学芯动时刻三等奖广东工业大学D爱罗迪奥三等奖广东工业大学SAWA三等奖广东工业大学克洛克三等奖广东工业大学绷三等奖广东工业大学芯上人三等奖“中国光谷·华为杯”第七届中国研究生创芯大赛优秀指导教师奖学校教师清华大学喻文健复旦大学沈超上海交通大学赵健上海交通大学王国兴华东师范大学张润曦华东师范大学张子桐浙江大学谭志超武汉大学常胜武汉大学王豪华中科技大学童浩华中科技大学童乔凌华中科技大学李祎华中科技大学刘冬生华中科技大学陆家昊华中科技大学王兴晟华中科技大学余国义电子科技大学孔谋夫西安交通大学张杰西安交通大学张鸿西安电子科技大学张涛西安电子科技大学许晟瑞西安电子科技大学周荣西安电子科技大学徐长卿“中国光谷·华为杯”第七届中国研究生创芯大赛优秀组织单位获奖单位西安电子科技大学华中科技大学电子科技大学西安交通大学广东工业大学浙江大学上海交通大学哈尔滨工业大学东南大学复旦大学郑州大学西北工业大学西安科技大学华东师范大学武汉大学天津大学南京邮电大学中北大学北京邮电大学南京大学宁波大学深圳大学厦门大学中山大学武汉工程大学湖南大学西安理工大学武汉理工大学中国科学院大学江苏大学西安邮电大学“中国光谷·华为杯”第七届中国研究生创芯大赛企业命题获奖名单华为企业命题专项奖学校队伍企业专项奖华中科技大学不管对不队华为赛题特等奖复旦大学做都做了华为赛题特等奖广东工业大学Boost华为赛题一等奖郑州大学CAI_1404华为赛题一等奖南京邮电大学芯之所向华为赛题一等奖华东师范大学芯的心跳华为赛题一等奖西安电子科技大学风向决定发型队华为赛题一等奖西安电子科技大学芯愿华为赛题一等奖郑州大学ZZUMixed-signalICLabGroup华为赛题二等奖广东工业大学芯上人华为赛题二等奖广东工业大学DonBrothers华为赛题二等奖南京大学建国振华爱祖国华为赛题二等奖华中科技大学MOIC不止会干饭华为赛题二等奖电子科技大学绿洲华为赛题二等奖西北工业大学轴对称华为赛题二等奖北京邮电大学发愤图强去哇为华为赛题二等奖国防科技大学高精度只因准源设计队华为赛题二等奖中山大学流片全都对队华为赛题二等奖南京大学密码IC小分队华为赛题二等奖西安电子科技大学两盘炒粿华为赛题二等奖西安电子科技大学“芯”能量华为赛题二等奖华中科技大学HUST-SMART华为赛题二等奖中国科学院大学硬刚到底队华为赛题二等奖西安交通大学大王，我想搭电路华为赛题二等奖格科微电子企业命题专项奖学校队伍企业专项奖上海交通大学得”芯“应手格科微企业命题一等奖东南大学SRAM-ELITE-UNITE格科微企业命题一等奖广东工业大学克洛克格科微企业命题一等奖哈尔滨工业大学冰振大花猫格科微企业命题二等奖哈尔滨工业大学“芯”之所向队格科微企业命题二等奖浙江大学顺霸游击队格科微企业命题二等奖西安交通大学不争馒头争口气格科微企业命题二等奖西安理工大学恒流211格科微企业命题二等奖广东工业大学绷格科微企业命题二等奖新思科技企业命题专项奖学校队伍企业专项奖西安电子科技大学老科707队新思科技企业命题一等奖东南大学芯动战队新思科技企业命题二等奖西安电子科技大学打工芯青年新思科技企业命题二等奖广东工业大学芯动时刻新思科技企业命题二等奖Cadence企业命题专项奖学校队伍企业专项奖浙江大学EDAsproutCadence企业命题一等奖清华大学NumCoreCadence企业命题二等奖电子科技大学清炒土豆丝Cadence企业命题二等奖中国科学院大学门当户队Cadence企业命题二等奖极海企业命题专项奖学校队伍企业专项奖西安交通大学好芯情极海企业命题一等奖西安电子科技大学ctbz极海企业命题一等奖西安电子科技大学一点也不会做电路极海企业命题二等奖广东工业大学芯好有你极海企业命题二等奖南京邮电大学电路练习生极海企业命题二等奖华大九天企业命题专项奖学校队伍企业专项奖杭州电子科技大学eda小分队华大九天企业一等奖西安电子科技大学芯队华大九天企业一等奖清华大学京西EDA华大九天企业二等奖北京邮电大学发光队华大九天企业二等奖上海交通大学明日之芯华大九天企业二等奖西安电子科技大学向芯华大九天企业二等奖合肥工业大学差分对管队华大九天企业二等奖深圳大学“芯”动力华大九天企业二等奖概伦电子企业命题专项奖学校队伍企业专项奖电子科技大学控糖苏乐达工匠概伦电子一等奖广东工业大学D爱罗迪奥概伦电子一等奖北京邮电大学二的五次方队概伦电子二等奖上海电力大学白马王子概伦电子二等奖上海电力大学飞龙在天概伦电子二等奖东南大学梦之队概伦电子二等奖华中科技大学打破新范式概伦电子二等奖湖南大学229概伦电子二等奖圣邦微电子企业命题专项奖学校队伍企业专项奖南京邮电大学微秒必争圣邦微电子企业一等奖东南大学SPICEMONKEY圣邦微电子企业二等奖西安交通大学“芯芯”向荣圣邦微电子企业二等奖西安电子科技大学半部电台圣邦微电子企业二等奖培风图南企业命题专项奖学校队伍企业专项奖大连海事大学电航培风图南企业一等奖北京邮电大学香蕉蓝莓菠萝旋风培风图南企业二等奖上海交通大学东川路第一生产大队培风图南企业二等奖西安电子科技大学自学尊嘟假嘟培风图南企业二等奖行芯企业命题专项奖学校队伍企业专项奖杭州电子科技大学电热迭的队行芯企业一等奖北京邮电大学集智成芯队行芯企业二等奖上海交通大学智芯创新队行芯企业二等奖广东工业大学SAWA行芯企业二等奖中国光谷赛道企业命题专项奖学校队伍企业专项奖哈尔滨工业大学花开富贵高芯科技赛题一等奖复旦大学院队云岭光电赛题一等奖武汉大学新芯之火长江存储赛题一等奖华中科技大学LOMR华工正源赛题一等奖华中科技大学我们真的不会ic设计聚芯微电子赛题一等奖西安交通大学芯芯向荣队长江存储赛题一等奖西安电子科技大学氮化镓整起来九峰山实验室赛题一等奖哈尔滨工业大学IC小灵通高芯科技赛题二等奖哈尔滨工程大学pmg云岭光电赛题二等奖东南大学十天够吗队高芯科技赛题二等奖电子科技大学三把”菜刀“聚芯微电子赛题二等奖西安交通大学火力全开长江存储赛题二等奖西安理工大学创新未来云岭光电赛题二等奖西安电子科技大学TX小分队长江存储赛题二等奖西安电子科技大学芯潮澎湃长江存储赛题二等奖西安电子科技大学306烤鱼聚芯微电子赛题二等奖第七届中国研究生创芯大赛承办单位介绍第七届中国研究生创“芯”大赛承办单位华中科技大学坐落于湖北省武汉市，是国家教育部直属重点综合性大学、国家“211工程”重点建设和“985工程”建设高校之一，也是首批“双一流”建设高校。学校校园占地7000余亩，园内树木葱茏，碧草如茵，绿化覆盖率72%，被誉为“森林式大学”。学校师资力量雄厚，并遵循“应用领先、基础突破、协调发展”的科技发展方略，构建起了覆盖基础研究层、高新技术研究层、技术开发层三个层次的科技创新体系。华中科技大学集成电路学院以服务国家重大战略和区域经济发展为目标，承建集成电路科学与工程和电子科学与技术两个一级学科，电子科学与技术、集成电路设计与集成系统、微电子科学与工程三个国家一流本科专业，学院是全国同时拥有国家集成电路学院、国家集成电路产教融合创新平台、国家示范性微电子学院、国家集成电路人才培养基地、微电子学与固体电子学国家重点学科等集成电路领域五大国家级人才培养学科平台的6所高校之一。学院按照“国际视野、拔尖示范、协同育人、自主创芯、服务地方"的思路，通过人才培养、科学研究、学科建设“三位一体”，充分发挥产教融合优势，支撑和引领华中地区集成电路产业高速发展。武汉东湖新技术开发区简称东湖高新区，又称中国光谷、简称光谷，于1988年创建成立，是中国首批国家级高新区、第二个国家自主创新示范区、中国（湖北）自由贸易试验区武汉片区，并获批国家光电子信息产业基地、国家生物产业基地、央企集中建设人才基地、国家首批双创示范基地等。经过30多年的发展，东湖高新区综合实力和品牌影响力大幅提升，知识创造技术创新能力提升至全国169个国家级高新区第一，成为全国10家重点建设的“世界一流高科技园区”之一。

各参赛队伍：恭喜你们在全国970支队伍中脱颖而出，晋级“中国光谷·华为杯”第七届中国研究生创“芯”大赛（以下简称“大赛”）决赛。在此，我们谨代表大赛组委会向各位同学表示衷心的祝贺，并邀请各位同学参加决赛，现将有关事项通知如下：一、大赛背景中国研究生创“芯”大赛由教育部学位管理与研究生教育司指导，中国学位与研究生教育学会、中国科协青少年科技中心主办，中国集成电路创新联盟联合主办，清华海峡研究院作为组委会秘书处，本届大赛由华中科技大学、中共武汉市委组织部、武汉市人才工作局及东湖新技术开发区管委会承办。二、决赛安排本届大赛决赛将于2024年8月13日-17日（其中13日为报到，17日为返程）在华中科技大学举行。届时，参赛队伍将通过答题、答辩及路演三个环节，角逐团队奖、优秀指导教师奖、优秀组织单位。决赛期间将同期举办集成电路学院院长论坛、集成电路产业论坛、EDA产业前沿技术论坛、集成电路及芯片设计相关专业高端人才专场招聘会、“光谷日”企业参观等活动为参赛选手及指导老师提供更多交流机会。三、其他事项1.请晋级决赛的参赛队伍于8月13日前往华中科技大学光谷体育馆报到并参加决赛。比赛地点为华中科技大学光谷体育馆，大赛为参赛队员提供免费住宿、用餐及场馆接驳，其他费用自理。2.组委会诚挚欢迎高校领导、指导老师及各界嘉宾莅临观摩交流。期间为指导老师及观摩嘉宾提供免费用餐，其他费用自理，组委会不再收取其他费用。3.具体参赛事项详见大赛公众号《“中国光谷·华为杯”第七届中国研究生创“芯”大赛决赛报到须知》，请各队伍成员于8月5日17:00前扫码填写参会回执。意向到场的高校指导老师、带队老师及观摩嘉宾请尽快填写参会回执。参赛回执（参赛学生）决赛回执（教师及嘉宾）中国研究生创“芯”大赛秘书处2024年8月1日

“中国光谷·华为杯”第七届中国研究生创“芯”大赛初赛评审工作自启动以来，受到来自高校、企业等各界人士广泛关注。本届大赛共有来自169所研究生培养单位的970支队伍报名。现公布“中国光谷·华为杯”第七届中国研究生创“芯”大赛初赛优秀奖名单，入选队伍名单详见下表。（按照学校单位代码排序）本届大赛电子版奖状证书下载链接如下，输入队长姓名+手机号下载奖状。http://certificate.laikephp.com/创芯大赛优秀奖等级证明文件下载：https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=f73c33ef668844a1b06af56a79279700学校团队名称清华大学京西EDA北京航空航天大学你说的都对北京科技大学芯火相“传”小队北京邮电大学发愤图强去哇为北京邮电大学322电磁兼容实验室北京邮电大学发光队北京邮电大学集智成芯队中北大学深藏Blue队中北大学湍然心动中北大学我想，加入车队太原理工大学芯动未来大连理工大学OI大连理工大学一路向南队大连理工大学银河护卫队哈尔滨工业大学深藏blue803哈尔滨工业大学绿白队哈尔滨工程大学pmg东北石油大学“芯”之光复旦大学VIP小分队上海交通大学红芯队2.0上海交通大学iCASPlacer上海交通大学芯安理得上海交通大学智芯创新队上海理工大学就是这个队上海理工大学牛牛队上海电力大学飞龙在天华东师范大学芯也无垠华东师范大学消灭非线性2.0华东师范大学芯火燎原华东师范大学为你振荡的芯上海大学好雨明月上海大学碳管光电突触队上海大学你说的都队上海大学本科最后一站南京大学密码IC小分队南京大学心语丛颐东南大学科研桃花源东南大学梦之队东南大学十天够吗队东南大学团结一芯——队江苏科技大学从容应队南京邮电大学秋家门南京邮电大学嵇智学习南京邮电大学Pathfinders南京邮电大学电路练习生南京邮电大学边看模集边调电路直呼不对不队江苏大学越减越肥队江苏大学紫幻芯奇旅江苏大学农芯一号江苏大学Plants光合-微纳智能检测队南京信息工程大学芯创未来队南京信息工程大学猕hotel队南通大学E往无前南通大学集成优通南京师范大学神魔都对浙江大学三个小摩尔队浙江大学都行都行浙江大学铁沸物浙江大学芯青年工艺都队浙江大学皮诺康尼浙江大学小米加步枪浙江大学芯纪年浙江理工大学一二三等温州大学激励响应队安徽大学一测就队安徽大学蕙园三杰安徽大学浩然正气合肥工业大学差分对管队厦门大学芯电力厦门大学芯宇宙厦门大学50W厦门大学紫芯光电厦门大学厦大“火眼金睛”队福州大学新一代功率器件科研小队福州大学十月围火济南大学忆阻器小分队济南大学“芯”光闪烁齐鲁工业大学听桥战队郑州大学会变天队(HBT)郑州大学求是创芯河南师范大学牛牛牛小分队武汉大学拉扎维亲传大弟子华中科技大学你说什么都队华中科技大学FullyX-barLattice华中科技大学752健身兄弟华中科技大学团结一芯队华中科技大学芯连心队华中科技大学超级顺风耳华中科技大学音融未来华中科技大学HUST-SMART华中科技大学打破新范式华中科技大学穆黄张队武汉理工大学见微知著-高性能X射线平板探测器武汉理工大学向深空飞翔武汉理工大学猛牛队武汉理工大学打野摸鱼小分队华中师范大学地“芯”引力华中师范大学百炼成“芯”湖北大学U-scan大侠湖南大学229长沙理工大学财富自由中山大学iSenseLab队中山大学流片全都对队中山大学双鸭山分队华南理工大学backup三剑客深圳大学先天超导圣体广西大学芯未来广西师范大学光光光光重庆大学芯启源动力重庆大学1245678队电子科技大学命里有奖电子科技大学神农电子科技大学IoTSIS-6DoF电子科技大学类脑计算队电子科技大学行不行都随缘电子科技大学成都迪士尼队电子科技大学你说得队电子科技大学不知道叫什么比较队电子科技大学李陈熊作威作福电子科技大学布什戈门电子科技大学芯意无限电子科技大学清炒土豆丝电子科技大学清一色龙七队电子科技大学三把”菜刀“成都信息工程大学幺幺零伍西安交通大学占位符队西安交通大学挺好西安交通大学mSonic相信光之队西安交通大学奇异博士西安交通大学安全智芯西安交通大学与芯说西安交通大学芯想势成西安交通大学各向同性西安交通大学大王，我想搭电路西安交通大学BGR收割队西安交通大学不争馒头争口气西安交通大学DDL西安交通大学“芯芯”向荣西北工业大学芯芯相熙西北工业大学脱贫脱单不脱发才队西北工业大学普兰西安理工大学FlexiPulse西安理工大学创新未来西安电子科技大学芯有猛虎西安电子科技大学问就是我西安电子科技大学怡芯龙韵西安电子科技大学一芯一意西安电子科技大学IC轮椅队西安电子科技大学半岛铁盒西安电子科技大学我不是麻瓜西安电子科技大学齐芯协力西安电子科技大学Iamfine西安电子科技大学三缺一中西安电子科技大学牢大西安电子科技大学幻想者小队西安电子科技大学流水线打工人西安电子科技大学小旋风西安电子科技大学西天取经西安电子科技大学芯核猎手西安电子科技大学别出芯裁西安电子科技大学浓缩帕鲁西安电子科技大学芯穹铁道居然被占用了西安电子科技大学芯光闪耀西安电子科技大学发际线和我们做队西安电子科技大学旺旺大队西安电子科技大学老师说得对西安电子科技大学芯事皆宜西安电子科技大学芯享事成队西安电子科技大学芯世界西安电子科技大学芯心向荣西安电子科技大学用芯感受西安电子科技大学芯穹铁道西安电子科技大学芯光无限西安电子科技大学射频创芯峰队西安电子科技大学宽带功放小分队西安电子科技大学芯源翼马西安电子科技大学发量与我作队西安电子科技大学每天进步亿点点西安电子科技大学器件向前冲西安电子科技大学芯悦西安电子科技大学两盘炒粿西安电子科技大学‘芯’能量西安电子科技大学上上上队西安电子科技大学offer多多队西安电子科技大学小清华西安电子科技大学新的芯跳西安电子科技大学301西安电子科技大学胡闹漂移柯基西安电子科技大学流萤队西安电子科技大学笨猪先吃队西安电子科技大学半部电台西安电子科技大学自学尊嘟假嘟西安电子科技大学306烤鱼西安电子科技大学芯潮澎湃西安电子科技大学创变芯潮西安电子科技大学TX小分队西安电子科技大学杭州研究院芯痒痒西安电子科技大学杭州研究院IC搬砖小分队西安工业大学智领华芯西安工业大学以小见大西安工业大学星星燎原西安科技大学火焰队陕西科技大学双芯陕西科技大学灵敏电荷队陕西科技大学智驱先锋陕西科技大学微小精悍兰州大学芯芯相印兰州大学格物致芯兰州理工大学HPC扬州大学飞羽队中国地质大学（北京）三娃长大版宁波大学谁赞成，谁反队宁波大学模拟小熊队宁波大学创芯力宁波大学存算先锋宁波大学队长说的都宁波大学信芯一号小分队重庆理工大学西唯兵西安邮电大学数芯小队西安邮电大学赤诚之芯西安邮电大学感觉就是很队广东工业大学AM广东工业大学Newbie广东工业大学基准小意思中国科学院大学硬刚到底队中国科学院大学菜狗中国科学院大学门当户队中国科学院大学垂直沟道晶体管中国科学院大学发际线跟我作队国防科技大学高精度只因准源设计队国防科技大学小河班信息工程大学古希腊掌管芯片的神信息工程大学1410幸福小钻风澳门大学筑梦信芯队第七届中国研究生创芯大赛承办单位介绍第七届中国研究生创“芯”大赛承办单位华中科技大学坐落于湖北省武汉市，是国家教育部直属重点综合性大学、国家“211工程”重点建设和“985工程”建设高校之一，也是首批“双一流”建设高校。学校校园占地7000余亩，园内树木葱茏，碧草如茵，绿化覆盖率72%，被誉为“森林式大学”。学校师资力量雄厚，并遵循“应用领先、基础突破、协调发展”的科技发展方略，构建起了覆盖基础研究层、高新技术研究层、技术开发层三个层次的科技创新体系。华中科技大学集成电路学院以服务国家重大战略和区域经济发展为目标，承建集成电路科学与工程和电子科学与技术两个一级学科，电子科学与技术、集成电路设计与集成系统、微电子科学与工程三个国家一流本科专业，学院是全国同时拥有国家集成电路学院、国家集成电路产教融合创新平台、国家示范性微电子学院、国家集成电路人才培养基地、微电子学与固体电子学国家重点学科等集成电路领域五大国家级人才培养学科平台的6所高校之一。学院按照“国际视野、拔尖示范、协同育人、自主创芯、服务地方"的思路，通过人才培养、科学研究、学科建设“三位一体”，充分发挥产教融合优势，支撑和引领华中地区集成电路产业高速发展。武汉东湖新技术开发区简称东湖高新区，又称中国光谷、简称光谷，于1988年创建成立，是中国首批国家级高新区、第二个国家自主创新示范区、中国（湖北）自由贸易试验区武汉片区，并获批国家光电子信息产业基地、国家生物产业基地、央企集中建设人才基地、国家首批双创示范基地等。经过30多年的发展，东湖高新区综合实力和品牌影响力大幅提升，知识创造技术创新能力提升至全国169个国家级高新区第一，成为全国10家重点建设的“世界一流高科技园区”之一。