关于cadenceCadence是电子系统设计领域的关键领导者，拥有超过30年的计算软件专业积累。基于公司的智能系统设计战略，Cadence致力于提供软件、硬件和IP产品，助力电子设计概念成为现实。Cadence的客户遍布全球，皆为最具创新能力的企业，他们向超大规模计算、5G通讯、汽车、移动设备、航空、消费电子、工业和医疗等最具活力的应用市场交付从芯片、电路板到完整系统的卓越电子产品。Cadence已连续十年名列美国财富杂志评选的100家最适合工作的公司。Cadence命题专项奖Cadence企业命题专项奖专门用于奖励选择Cadence企业命题的赛队，由企业专家评出。Cadence企业命题专项奖是初赛奖，入围决赛的参赛队伍继续参加大赛决赛奖项评比，与初赛奖项互不冲突。奖项设置Cadence企业命题一等奖：1支队伍，每队奖金1万元；Cadence企业命题二等奖：4支队伍，每队奖金5千元；Cadence-创芯大赛人才政策Cadence公司鼓励技术部门从创芯大赛获奖学生中挖掘人才。在招聘中，获奖学生可以直接进入HR面试环节，或通过Cadence实习直通车，优先为获奖学生提供实习生岗位机会。另外，Cadence公司还可以为在Cadence实习并有志于进一步出国深造的同学提供推荐信（Cadence标准格式化版本）。报名链接（大赛官网）https://cpipc.acge.org.cn/cw/hp/10参赛说明https://cpipc.acge.org.cn//cw/detail/10/2c90801795a92a850195cc477e8519c6赛题：高性能寄存器文件（RegisterFile）硬件设计赛题背景CPU中的寄存器文件（RegisterFile）是存储临时数据和指令执行过程中相关数据的关键组件，它在CPU架构中扮演着至关重要的角色，其设计效率直接影响CPU的整体性能表现。以RISC-V架构的超标量、乱序执行高性能CPU为例，通过寄存器重命名技术有效解决了多条指令并行执行时产生的WAW、WAR数据冒险问题，该解决方案需要在CPU中实现一个容量大于逻辑寄存器堆的物理寄存器堆。针对寄存器堆的具体实现，可根据不同功能需求选择基于DFF的设计、现有SRAM模块的集成方案，或采用特定的定制化寄存器架构。其中，基于DFF实现的寄存器堆通常由多个寄存器单元及其配套的读写控制逻辑电路构成。在设计DFF构成的多端口读写寄存器堆时，其读写选择控制逻辑面临诸多技术挑战，主要表现为信号延迟较高、电路布线复杂等问题。对于追求极致性能的CPU架构，寄存器堆设计必须同时满足高性能、低延迟和高并行处理能力等要求。赛题要求实现一个支持多端口同时读写且容量大小为256*32bit的高性能寄存器堆（RegisterFile）硬件设计。赛题细节寄存器堆容量256*32bit支持15读数据通道和5个写数据通道同时进行读/写操作每个通道可以独立访问寄存器写数据优先级与referencemodel简略版一致信号端口以及位宽与referencemodel简略版一致数据时序如提供的时序图所示高性能：在本设计中timing最重要，power和area重要性相当良好的PPAC结果SDC文件内容固定;使用时只能修改提供SDC中的时钟频率，其余设置由工具基于默认值会提供用于功能验证的testbench，下载链接https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=993bba9029da4708bf30306e16dff7cdPower计算：需要从提供的testbench仿真波形中截取5us-30us区间进行power计算会提供用于物理综合的def文件参考时序图工具支持*对于所有选择Cadence企业命题的学生，如果无法在学校便捷地获得以下参赛工具，可在报名参赛后通过申请获得，申请要求及方式详见链接：https://kdocs.cn/l/cbs4IisRzKzB（1）仿真工具Xcelium：RTL级仿真门级仿真simvisiondebug波形支持（2）综合工具Genus：逻辑综合物理综合（3）Power计算工具Joules:支持两种计算power的方式(a)RTLstimulus+gatedatabase(b)gatestimulus+gatedatabase（4）Ispatial工具Innovus：支持Genus在做综合时，调用Innovus执行Ispatial过程评分标准项目细则分数设计报告设计模块设计合理，逻辑清晰，描述清晰。10功能验证报告功能功能验证正确10综合报告PPAC(performance,power,area,timing)Highperformance:提交综合结果以及PPAC报告。根据设计的PPAC结果给予打分，详情查看评分标准。70Power详细报告功耗提交activity反标率报告，详细的power报告（包括glitchpower）10加分项工具（1）提交书写规范，设置清晰，PPAC优化设置合理的综合脚本。提出Genus/Innovus工具功能改进的有效建议10（2）提交两种计算power的flow，以及计算结果。提出Joules工具功能改进的有效建议10附：1.评分标准(1)设计的congestion必须满足以下条件：overflowH:<3%overflowV:<3%maxhotspot:<1000(2)PPA各自评分权重如下：Per_weight:0.52Area_weight:0.24Power_weight:0.24(3)提交报告时需要提交下表：Performance(unitMhz)Area(unitµm²)Power(unitmW)(4)会把提交上来的报告根据PPA的数据排名，根据排名给予不同的计分比率Per/Area/Power排名百分比（%）Ration1Ration2Ration30-51115-150.80.80.815-300.60.50.530-500.40.50.550-700.20.20.270-1000.10.10.1(5)综合报告部分总分计算公式：Score=(Per_weight*Ration1+Area_weight*Ration2+Power_weight*Ration3)*70注：如果出现分数一样的情况，优先按照performance进行排名，其次是power，最后是area。2.SDC文件#clockfrequencycreate_clock-name$clk_name-period$clk_period[get_portsclk]#maxtransitionset_max_transition0.6#maxfanoutset_max_fanout323.ProcessDesignKit下载地址GitHub-google/skywater-pdk:OpensourceprocessdesignkitforusagewithSkyWaterTechnologyFoundry's130nmnode.4.赛题答疑&交流群添加大赛秘书微信备注cadence，进入微信赛题答疑交流群。

企业介绍新思科技(SYNOPSYS,INC.，纳斯达克股票代码:SNPS)一直致力于加速万物智能时代的到来，为全球创新提供值得信赖的、从芯片到系统的全面设计解决方案，涵盖电子设计自动化(EDA)、半导体IP以及系统和芯片验证。长期以来，我们与半导体公司和各行业的系统级客户紧密合作，助力其提升研发力和效能，为创新提供源动力，让明天更有新思。新思科技成立于1986年，总部位于美国硅谷，目前拥有19000多名员工，分布在全球125个分支机构。2024财年营业额超过61亿美元，拥有3400多项已批准专利。自1995年在中国成立新思科技以来，新思科技已在北京、上海、深圳、厦门、武汉、西安、南京、香港等城市设立机构，员工人数近1800人，建立了完善的技术研发和人才培养体系，秉持“以新一代EDA缔造数字社会”的理念，支撑中国半导体产业的创新和发展，并共同打造产业互联的数据平台，赋能中国的数字社会建设。奖项说明新思科技企业命题专项奖专门用于奖励选择新思科技企业命题的赛队，由企业专家评出。新思科技企业命题专项奖是初赛奖，入围决赛的参赛队伍继续参加大赛决赛奖项评比，与初赛奖项互不冲突奖项设置新思科技企业命题一等奖2队，每道赛题各1队，每队奖金1万元；新思科技企业命题二等奖6队，每道赛题各3队，每队奖金0.5万元。拟邀请优秀获奖者参加新思科技开发者大会，最终方案以企业官宣为准；参赛者可优先获得新思科技实习生岗位机会，简历发送至snps_cpicic22@synopsys.com。参赛说明https://cpipc.acge.org.cn//cw/detail/10/2c90801795a92a850195cc477e8519c6赛题一:汽车电子功能安全性要求下的总线互连组件设计近年来，智能汽车和自动驾驶技术快速发展，带动了汽车芯片市场的热潮。一辆普通燃油车可能搭载数十颗芯片来完成各种控制、监测和计算，而高端燃油车的芯片数量甚至超过百颗。随着中国“碳中和”目标的推进，新能源汽车的普及率要求在2035年达到30%。相比燃油车，新能源汽车对芯片的需求更为旺盛，所使用的芯片数量将成倍增长。这一趋势吸引了大量新兴芯片设计公司入局，同时，传统车企与造车新势力也积极投入，力求自研汽车芯片。然而，汽车与芯片交叉领域的人才极为稀缺，尤其是掌握功能安全的专业人才。这一短板使得大多数汽车芯片企业在满足车规要求方面面临巨大挑战。要获得车企认可，汽车芯片需通过严格的车规认证，如AEC-Q100和ISO26262等标准，它们覆盖了车辆功能安全的各个环节。针对这一行业痛点，新思科技特别设计了本次赛题，旨在吸引更多学生参与汽车芯片的功能安全设计。从概念构思到编码实现，从功能开发到安全验证，参赛者将深入体验符合车规要求的完整芯片设计流程，培养对汽车功能安全的初步理解和思考，为行业输送紧缺人才。一、命题描述及要求1.参与学员要求：1)熟练掌握Verilog语言，具备独立阅读与编写RTL设计代码的能力。2)具备扎实的数字电路设计基础，能够进行电路的基本分析与设计。2.输入与输出：1)输入：a)赛题提供的总线互连模块设计规范文档。b)一个基础功能测试要求文档。2)输出：a)参赛者在参赛周期内完成对设计规范文档的分析，并设计出符合规范的总线互连模块。b)完成安全机制的分析、设计文档，及RTL代码编写。c)开发测试环境及用例以测试模块的功能正确性。d)开发注错仿真环境及用例以测试并统计模块对错误的诊断覆盖率。e)提交工程目录结构说明，标注出各产出物的路径及列表。3.参赛者将接受Synopsys专家提供的基础理论培训，以深入理解功能安全性的基本概念，包括失效模型、安全机制及注错仿真的基本原理。4.基于总线互连模块的设计，参赛者需提炼出失效模型，并撰写失效模型描述文档。随后，根据失效模型定义电路的失效范围、类型，并规划相应的安全机制，完成注错仿真计划文档。5.参赛者将实现计划文档中规划的安全机制电路，确保对数据路由模块的各类失效模型进行全面的覆盖、探测或自动纠正错误。此外，参赛者需根据注错仿真计划文档中的电路失效范围及类型，完成注错仿真测试用例的编写，并提交仿真测试结果。二、评审得分点1.模块基础功能实现（总分30分）：1）完成模块设计文档补充，清晰描述实现思路（10分）2）完成RTL编码，并通过testbench测试结果表明设计规范中的各个feature支持情况。（20分）2.安全性理论分析及文档（总分20分）：1)对设计中memory和寄存器可能的失效点进行分析，列举可能出现的失效情况，产生的后果，并提出对应安全机制，描述最终保护结果。（10分）2)对数字逻辑进行可能的失效分析，列举可能出现的失效情况，产生的后果，并提出对应安全机制，描述最终保护结果。（10分）例：B模块A逻辑可能出现短路到低电平的错误，导致输出数据不正确。采用XXX的安全机制进行保护，能将错误数据纠正，保证输出是正确的数据。3.安全机制实现：功能越完善，保护范围越大，得分越高。自动纠错型设计比探测性设计得分更高（总分30）：1)完成memory和寄存器保护，对可能失效进行探测或者纠错。探测型安全机制（奇偶校验等）最高60%分数；纠错型安全机制（ECC等）最高100%分数。（10分）2)完成数字逻辑保护，对可能失效进行探测或者纠错。探测型安全机制（奇偶校验，双核互锁等）最高60%分数；纠错型安全机制（ECC，三倍冗余纠错等）最高100%分数。（20分）4.注错测试用例越完善，测试报告结果覆盖越高，得分越高（总分20）：1)增加专用测试用例进行memory和寄存器注错测试，按memorybits覆盖数量计分。（例：32bitswidth*8depth=256memorybitstotal，测试用例覆盖128bits即得分50%）（10分）2)增加专用测试用例进行数字逻辑注错测试，按数字逻辑覆盖比例计分。（10分）5.在完成以上评审后如出现多队平分的情况下，按设计文档中的附加分部分进行排名评定，完成的附加功能点越多，得分越高。三、输出及提交要求完善后的设计文档，功能模块RTL代码。功能仿真计划文档，功能测试环境及用例，环境运行说明文件，功能仿真测试结果文件（包含代码行覆盖率）。失效模型描述文档，安全机制分析及设计文档。安全机制实现RTL代码（可和#1中RTL代码合并提供）。注错仿真计划文档，注错仿真环境及用例，环境运行说明文件，注错仿真测试结果文件（包含诊断覆盖率）。四、技术支持1.技术支持与交流QQ群，若二维码失效可输入群号823596824进入群聊。2.新思科技企业命题Q&A在线文档链接：https://kdocs.cn/l/co42BMc3MYzd3.更多赛题说明及技术资料：扫描下方二维码，下载《符合汽车电子功能安全性要求的总线互连模块设计文档》和《基本功能测试文档》。4.评审提交：在赛题截止日期前，各队伍需根据《符合汽车电子功能安全性要求的总线互连模块设计文档》和《基本功能测试文档》的具体要求，提供相关作品验收成果至组委会秘书处邮箱useryy2@163.com并抄送snps_cpicic22@synopsys.com申请测试及评审。邮件申请请遵循如下格式：·邮件主题：“2025创芯大赛新思科技作品验收申请_命题一_XX大学”·邮件正文请列明以下信息：·申请者：·申请者单位：（学院、专业、年级）·联系电话：·参赛队员：·指导老师：·命题类似项目/学习课程过往经历：（250字左右简要说明）·是否已邮附上“设计和测试源代码文件”：是/否赛题二:基于LLM的VerilogRTL代码生成与验证随着人工智能（AI）技术的飞速发展，特别是大规模语言模型（LLM）和生成式AI（GenAI）的兴起，AI在各个领域的应用正展现出巨大潜力和影响力。根据Statista的最新数据，2022年全球AI市场规模达到了约935亿美元，预计到2027年将超过2670亿美元，年复合增长率高达22.6%。在芯片设计开发领域，AI的应用已经从理论研究迈向实际应用。据统计，2022年，全球约30%的芯片设计项目已经开始使用AI技术，这一比例预计在未来五年内将提升至60%以上。AI+EDA的结合，正在重塑芯片设计流程，极大提高设计效率与精度，帮助开发者更快、更精准地完成任务。为激发更多新生力量投身这一创新领域，新思科技在本次大赛中特别设立AI+EDA方向赛题，鼓励参赛者探索智能化的芯片设计与验证解决方案。希望借助本次竞赛，推动AI在芯片设计中的创新应用，为行业培养具备前瞻视野与实践能力的优秀人才。一、命题描述及要求：选择国内现有的开源大语言模型（LLM），根据芯片设计规格（如功能描述、性能指标等），通过提示词输入给LLM模型，生成符合功能规范的VerilogRTL设计代码，及Verilog/SystemVerilog测试代码及脚本。使用仿真工具（VCS）执行测试用例，确保生成的代码符合设计需求。对给定的功能点需要有用例有效验证通过，保证代码覆盖率不低于95%。在此基础上，鼓励参赛者对于结合EDA工具和大模型实现验证流程的自动化能有更多探究。参与学员要求：熟练掌握Verilog语言，具备独立阅读与编写RTL设计代码及验证环境的能力。具备扎实的数字电路设计基础，能够进行电路的基本分析与设计。具备对LLM大模型使用提示词工程生成RTL设计代码的能力。输入与输出：输入：赛题提供帧格式序列检测生成模块设计规范文档。输出：Spec设计规范说明书：参赛者在一周左右完成对设计要求文档的分析，自行细化补全设计出符合规范的帧格式序列检测生成模块的Spec设计规范说明书。RTL模块代码：在接下来的两周左右，自行选择开源LLM大模型，使用提示词生成帧格式序列检测生成模块的RTL设计代码。验证环境及运行流程说明：随后的两至三周左右，使用大模型或自行编写搭建验证环境平台及用例、脚本等，完成对模块特性的验证，提供相关验证环境及运行用例的流程说明。对于验证平台的代码及验证方法不做限制，可以自行选择VerilogTB/SystemVerilog/UVM等。覆盖率报告：参赛者需提交相关模块的代码覆盖率URG报告。LLM大模型运行日志：参赛者需留存使用提示词生成RTL（及验证环境）过程的完整log日志，并提供以截图的形式保存最后一次生成代码的记录，以作为交付件。*注意，以上描述中的时间仅为工作量预估，并非实际完成时间的限制。参赛者还将接受Synopsys专家提供的基础理论培训，以深入理解大模型、提示词工程等相关基本原理，及本次题目的设计讲解。基于帧格式序列检测生成模块的设计，参赛者需细化其中每个功能特性的设计描述，包含解帧、CRC校验、异步FIFO，独热码编码、通道选择等，完成Spec设计规范说明书（输出件a）。参赛者将实现计划规范书定义的电路功能，用大模型生成RTL代码（输出件b），制定清晰的验证计划及featurelist/testlist，对相关特性编写测试用例并有效覆盖,提供完整的验证环境及脚本，并对进行功能测试用例运行流程提供清晰的流程说明（输出件c）,参赛者需根据功能特性描述，确保要求的特性全部有用例完成测试，且代码覆盖率覆盖在95%以上，并提交仿真测试结果及覆盖率报告(输出件d)。此外，参赛者需对使用LLM生成RTL代码的完整过程以log及截图形式记录保存，提交完整的使用流程（输出件e）。二、评审得分点：模块基础功能实现（30分）完成模块设计文档补充，清晰描述实现思路（10分）通过prompt输入，使LLM生成的Verilog代码通过功能测试，功能满足设计规范要求（20分）验证实现（30分）根据设计规范制定验证计划（vplan）,提取测试点，设置测试用例集（10分）搭建完备的验证平台及测试用例（10分）代码覆盖率要求不低于95%（10分）结合大模型技术的验证流程自动化（20分）：如果在1~2基本项完成的基础上，参赛者有效结合LLM大模型及验证工具指令、相关脚本，实现测试平台代码生成及验证的流程自动化，可获得最高20分得分。自动化过程包括并不局限于：自动化测试脚本生成：通过LLM生成验证所需的测试脚本，并自动化执行这些脚本，减少手工编写和执行测试的时间文档生成：通过LLM自动生成设计规范书、验证计划、流程手册等相关文档，确保验证过程的透明度和可追溯性自动生成测试用例：通过LLM能够根据电路功能描述自动生成覆盖各种边界条件和特殊情况的测试向量，从而提高测试覆盖率错误诊断与调试：通过自然语言处理能力，通过LLM分析测试结果并识别出潜在的设计缺陷，提供调试建议智能报告生成：自动生成详细的验证报告，包括测试覆盖率、错误统计、性能指标等，提供可视化的数据展示智能体代理（Agent）技术的探索应用：借助智能代理及LLM的能力，有机结合验证工具（VCS/Verdi等）完成对模块开发验证过程的自动化其它任何利用LLM/Agent及验证工具（VCS/Verdi等）实现的验证流程自动化设计与验证效率（20分）：设计资源开销：使用VCS工具编译时，通过指定的选项统计设计规模，提供生成的log，根据电路资源开销情况进行打分（10分）编译仿真性能：通过simprofile统计得到编译时间，以及完成全部功能特性的用例的总体仿真时间（cputime）统计（10分）三、输出及提交要求序号得分点交付件注释1模块基础功能实现完善后的完整RTL设计规范说明书基于题目设计规范，补充完整的设计规范书2模块基础功能实现RTL代码最终LLM生成的符合设计规范要求的最终RTL模块代码3模块基础功能实现LLM大模型运行日志截图保证LLM大模型使用过程真实清晰，可追溯4验证实现验证计划（Vplan）表对设计规范的特性分解及用例设置列表5验证实现验证环境及脚本代码验证模块的完整验证环境、脚本6验证实现验证流程运行说明书对如何运行验证环境进行完整用例测试的流程说明7验证实现验证报告模块验证的总结报告，包括哪些特性，用例通过情况等8验证实现覆盖率报告URG生成的代码覆盖率报告9结合大模型技术的验证流程自动化验证自动化流程设计说明自动化流程设计框架、思路、运行步骤等10设计与验证效率VCSdesignstats报告vcs_design_stats.log11设计与验证效率VCSsimprofile报告全部用例的VCS编译、仿真速度统计报告四、技术支持技术支持与交流QQ群：若二维码失效可输入群号823596824进入群聊。新思科技企业命题Q&A在线文档链接：https://kdocs.cn/l/co42BMc3MYzd更多赛题说明及技术资料：扫描下方二维码，下载《帧格式序列检测生成模块设计规范文档》。评审提交：在赛题截止日期前，各队伍需根据《帧格式序列检测生成模块设计规范文档》的具体要求，提供相关作品验收成果至组委会秘书处邮箱useryy2@163.com并抄送snps_cpicic22@synopsys.com申请测试及评审。邮件申请请遵循如下格式：·邮件主题：“2025创芯大赛新思科技作品验收申请_命题二_XX大学”·邮件正文请列明以下信息：·申请者：·申请者单位：（学院、专业、年级）·联系电话：·参赛队员：·指导老师：·命题类似项目/学习课程过往经历：（250字左右简要说明）·是否已邮附上“设计和测试源代码文件”：是/否

关于昇显微电子昇显微电子（苏州）股份有限公司成立于2018年9月，总部设立在苏州市高新区。作为一家拥有自主知识产权的中国本土驱动芯片设计公司，专注于当下热门的AMOLED显示屏幕的驱动芯片开发，重点面向智能手机及智能穿戴等消费类电子产品。昇显微由海归清华博士和行业专家创办，核心团队成员来均自业内知名芯片设计公司，研发团队70%成员拥有硕士及以上学历。公司已获得科技型中小企业资质，申请了国内数十项设计专利，并且在2020年底通过了ISO9001质量体系认证。昇显微自成立以来不断创新完善产品技术及服务，追求高效的运行机制，致力于为客户提供最先进的驱动芯片解决方案。至今已成功量产多颗行业领先的AMOLED驱动芯片。公司的愿景是成为AMOLED驱动芯片行业领军企业，最终助力实现国产芯片自主可控。昇显微电子命题说明昇显微电子命题专项奖专门用于奖励选择昇显微电子命题的赛队，昇显微电子命题专项奖是初赛奖，由企业专家评出。入围决赛的参赛队伍继续参加大赛决赛奖项评比，与初赛奖项互不冲突。每道赛题奖项设定：一等奖1队，奖金1万元；二等奖3队，每队奖金0.5万元第八届大赛参赛说明https://cpipc.acge.org.cn//cw/detail/10/2c90801795a92a850195cc477e8519c6赛题一：基于双三次插值的图像缩放算法优化课题背景在图像的处理与应用中，图像缩放是基础且常用的操作。无论是在移动端设备的图像显示适配，还是计算机视觉任务中的图像预处理阶段，都需要高效且高质量的图像缩放算法。双三次插值作为一种经典的图像缩放算法，因其简单易实现而被广泛使用，但在缩放过程中容易出现图像模糊、锯齿等问题。本课题旨在优化双三次插值算法，以提升图像缩放后的质量。课题内容及要求软件任务：实现一套基于双三次插值的图像缩放算法，要求能够将输入图像按照指定的缩放比例进行放大或缩小，且缩放后的图像在视觉效果上尽量减少模糊和锯齿现象，保持图像的边缘和细节信息。缩放比例由输入参数决定，取值范围为0.5到4.0。软件附加任务：在完成基础软件任务的条件下，对双三次插值算法进行优化。通过引入局部自适应权重机制，根据图像局部区域的特征调整插值权重，进一步提升缩放后图像的质量。优化后的算法在处理复杂纹理图像和具有尖锐边缘的图像时，视觉效果上要优于传统双三次插值算法，峰值信噪比（PSNR）至少提高3dB。硬件任务：在完成软件任务的条件下，将设计出的软件模型用数字集成电路实现，完成Verilog代码的编写、前仿、综合，评估时序与面积。说明算法输入为常见格式（如BMP、JPEG等）的彩色或灰度图像及指定的缩放比例，输出为缩放后的图像。后续PSNR的评价会使用原图作为基准，输入图像由原图通过多种不同的缩放算法得到。算法不能调用图像缩放过程不明确的模块或函数，需自主实现双三次插值及优化部分的核心代码。软件算法实现的编程语言为C、C++、Matlab或Python。硬件算法实现的编程语言为Verilog。评审得分点缩放准确性：总分10分。缩放后的图像尺寸与理论尺寸误差在1像素以内得10分；误差在1-2像素得5分；误差超过2像素得0分。图像质量：总分20分，10分为主观视觉评分，10分为特定的图案检测结果的亮度均一性。在主观视觉中无明显模糊和锯齿现象得8-10分；有轻微模糊或锯齿得1-7分；模糊和锯齿严重得0分。优化效果（PSNR提升）：总分30分。优化后的算法在处理不同类型图像（包括复杂纹理图像和具有尖锐边缘的图像）时，相较于传统双三次插值算法，PSNR每平均提高1dB加10分，最高30分。算法效率：总分10分。在处理标准尺寸（如512×512像素）图像时，优化前后算法的运行时间增加不超过100%得10分；增加100%-400%得5-9分；增加超过400%得0-4分。算法创新性：总分10分。提出新颖的局部自适应权重机制或其他创新性优化方法得8-10分；对现有优化思路有一定改进得4-7分；无明显创新得0-3分。硬件消耗小，功耗低，面积小：总分20分。总分100分。课题目标完成从算法调研到算法实现及验证的全部过程，完成算法描述文档。能够针对图像缩放过程中出现的模糊和锯齿等问题，提出有效的优化方案，使算法在图像质量和效率上达到较好的平衡。课题输出算法相关的原始代码及详细的算法描述文档，包括传统双三次插值算法的实现细节以及优化算法的原理和步骤。算法仿真结果，包括缩放前后的图像对比、PSNR值对比等相关数据指标，以及对不同类型图像的处理效果分析。Verilog代码和设计说明文档。设计中的问题解决与团队合作过程的心得小结，阐述在实现算法过程中遇到的困难及解决方案，以及团队成员之间的协作情况。专家答疑邮箱sun.fei@sdmicros.com赛题二：图像90度旋转课题背景在IC设计领域，设计出高效且能兼顾图像质量的图像处理硬件电路，是对设计者能力的重要考验。本题要求参赛者设计一个硬件电路，利用尽可能少的帧缓存空间，对特定分辨率的RGB图像完成90度旋转操作。输入图像为分辨率1920x1080（行x像素数）的RGB彩色图像，每个RGB分量色深为8位；输出图像分辨率为1080x1920，同样为RGB彩色图像，RGB分量色深保持8位。输出图像允许存在一定程度的损失，但需保证平均峰值信噪比（PSNR）不小于25dB。课题内容及要求旋转方向实现图像顺时针90度旋转。帧缓存空间设计方案应使用最少的帧缓存空间完成图像旋转操作。需详细说明帧缓存空间的使用情况及优化策略以减少空间占用。数据处理流程描述图像数据在硬件电路中的处理流程，包括数据读取、存储、旋转计算以及输出过程。硬件实现使用Verilog或VHDL硬件描述语言实现该设计，并给出完整代码。代码应具备良好的可读性和可维护性，包含必要注释。S仿真验证提供用于验证设计正确性的仿真测试平台代码，模拟输入不同分辨率的图像数据，验证旋转结果的正确性。同时，给出仿真波形图，对关键信号和数据处理过程进行分析说明。PPA评估参赛者需对设计进行功耗（Power）、性能（Performance）、面积（Area）的评估，并提交相关报告，阐述评估方法及结果。评审得分点设计文档（50分）需求分析与方案设计（10分）：准确理解题目需求，提出清晰、合理的总体设计方案。帧缓存空间分析（20分）：详细、准确分析帧缓存空间使用情况，提出有效优化策略。数据处理流程描述（20分）：清晰、完整描述数据处理流程，以及各阶段的细节架构设计。代码实现和仿真（30分）代码质量（10分）：代码结构清晰，可读性强，注释详细，符合硬件设计规范，可综合实现。仿真环境（10分）：仿真测试平台代码完整，测试用例能够全面验证设计功能。仿真结果（10分）：给出详细、准确的仿真波形图说明代码实现结果，对关键信号和数据处理过程分析深入。PSNR及PPA评估（20分）PSNR分析（10分）：提供至少三组不同特性图像输入输出对比和PSNR计算结果，说明设计实现的PSNR性能，以及为提升PSNR所采取的额外优化措施。PPA分析（10分）：采用正确、合理的PPA评估方法，真实反映设计的PPA性能。加分条件加分条件一：以尽量少的额外帧缓存开销，使设计能够支持输入图像的像素时钟频率是输出图像像素时钟频率的1-2倍，即输入帧率是输出帧率的1-2倍。请详细说明针对此条件所采用的缓存管理与数据处理策略。加分条件二：在相近的帧缓存开销下，若输出图像平均PSNR>40dB，额外加5-10分。专家答疑邮箱sun.mengzhe@sdmicros.com赛题三：自适应均衡器设计课题背景随着有线通信数据量的提高，信号传输速率越来越快，高速信号经过信道如PCB走线后高频分量衰减严重。不同应用场景下PCB走线长度不同，信号衰减也会不同，因此接收端的自适应均衡器在系统中尤为重要。课题内容及要求：输入：高速差分PRBS信号，传输速率10Gbps，差分摆幅200mV~400mV；耦合方式：AC耦合，电容100nF；信道特征：差分特征阻抗100ohm，5GHz频率处幅度衰减0~12dB（可以使用一阶RC低通滤波器模拟信道衰减）；输出：均衡器输出幅度大于200mV，ISIjitter<0.15UI；电源域：1.8V（±10%）和VDD（±10%），VDD为选定工艺的核心电压；工作温度：-40°C~85°C；工艺：建议使用28nm~55nm工艺；功耗：小于10mW。评审得分点：调研电路架构，给出选定架构的理由（10分）完成电路设计，版图设计以及前仿真结果满足指标（40分）版图寄生提取后仿真结果满足指标（20分）功耗满足指标（根据选择的工艺和功耗数值打分）（20分）版图布局和面积开销（10分）课题输出：电路原理图和版图；完整的设计报告，包括原理说明和仿真结果等；遇到的困难如何解决，经验和心得分享专家答疑邮箱xu.xiaofeng@sdmicros.com

关于苏州国芯科技苏州国芯科技股份有限公司成立于2001年6月，是一家聚焦于国产自主可控嵌入式CPU技术研发和产业化应用的芯片设计科创板上市企业，公司主营业务是为国家重大需求和市场需求领域客户提供IP授权、芯片定制服务和自主芯片及模组产品，主要产品应用于信创和信息安全、汽车电子和工业控制、人工智能和先进计算三大关键领域。公司提供的IP授权与芯片定制服务基于自主研发的嵌入式CPU技术，为实现三大应用领域芯片的安全自主可控和国产化替代提供关键技术支撑；公司的自主芯片及模组产品现阶段以汽车电子类、信创和信息安全类为主。苏州国芯科技股份有限公司自成立以来，始终坚持“国际主流兼容和自主创新发展”相结合的原则，重点以开源的“PowerPC指令集”、开源的“RISC-V指令集”和摩托罗拉授权的“M*Core指令集”为主，高起点建立具有自主知识产权的高性能低功耗32位RISC嵌入式CPU技术。历经近二十年的持续研发、创新与沉淀，公司已成功实现基于上述三种指令集的8大系列40余款CPU内核，形成了深厚的嵌入式CPUIP储备；同时，公司基于自主的嵌入式CPU内核和丰富的外围IP建立面向关键领域应用的SoC芯片设计平台，可根据客户的具体需求提供嵌入式CPUIP授权与芯片定制服务。公司具备较强的技术实力与研发创新能力，承担了“自主知识产权高性能嵌入式CPU的研发及产业化”、“嵌入式存储器IP核开发及应用”、“双界面POS机SoC芯片的研发与产业化”、“车身控制器芯片研发与产业化应用”和“面向自动驾驶的高性能智能处理芯片研发及验证”等5项“核高基”国家科技重大专项，以及国家高技术产业发展项目、国家技术创新项目、工信部工业转型升级项目、江苏省科技成果转化项目等重大科研项目。公司已获授权专利一百多项，拥有一百多项软件著作权和三十多项集成电路布图设计。公司先后荣获国家科学技术进步二等奖、中国电子学会电子信息科学技术一等奖、苏省科学技术进步二等奖、江苏省科学技术进步三等奖、天津市科学技术进步三等奖、中国半导体创新技术和产品奖、工信部软件与集成电路促进中心“最佳支撑服务企业奖”等科技奖项。公司为国家集成电路设计服务技术创新联盟理事单位、江苏省集成电路产业技术创新联盟副理事长单位和苏州半导体产业联盟理事长单位。苏州国芯科技企业命题专项奖苏州国芯科技企业命题专项奖专门用于奖励选择苏州国芯科技企业命题的赛队，由企业专家评出。苏州国芯科技企业命题专项奖是初赛奖，入围决赛的参赛队伍继续参加大赛决赛奖项评比，与初赛奖项互不冲突。奖项设置苏州国芯科技企业命题一等奖：1支队伍，每队奖金1万元；苏州国芯科技企业命题二等奖：3支队伍，每队奖金5千元。2025年第八届中国研究生创“芯”大赛苏州国芯科技赛题：MEMS陀螺仪谐振驱动电路设计一、赛题任务MEMS在航空航天领域、汽车电子领域、消费电子领域有着广泛的应用，MEMS陀螺仪已经成为近年来研究领域的重点和热点。其中，MEMS陀螺仪驱动电路的性能对陀螺仪整体性能有极大的影响。本赛题要求自选一款陀螺仪，设计一款MEMS陀螺仪驱动电路，并对其相位噪声等性能进行分析优化。需要对驱动电路进行MATLAB/Simulink行为级建模及系统仿真，并搭建电路进行电路级的前后仿真验证。附加题：可进一步设计MEMS陀螺仪读出电路，形成一个完整的集成惯性传感器芯片解决方案，在MATLAB/Simulink行为级建模及系统仿真下对其读出精度做出详细评估，并搭建电路进行电路级的仿真验证。二、设计指标CMOS工艺：≤0.35µm工作电压AVDD：5/3.3V±10%工作电压DVDD：1.8/1.2V±10%工作温度：-40℃～+125℃面积:≤1.5mm×1.5mm功耗:≤5mW启动时间:≤200ms陀螺传感器固有振荡频率:10~30kHz驱动信号振幅范围＞2.5Vpp驱动信号幅度稳定性:≤350ppm频率锁定精度:≤60ppm三、评分指标1.对现有的架构进行调研分析，并给出选定架构的依据（10分）。2.系统的MATLAB/Simulink行为级建模模型及模型仿真结果（10分）。3.整体电路的详细前仿真结果，并考虑到所有PVT组合下的最差仿真结果：驱动电路功能正确（5分）、启动时间满足要求（5分）、驱动信号振幅范围满足要求（5分）、驱动信号振幅稳定性满足要求（10分）、频率锁定精度满足要求（10分）、功耗满足要求（5分）。4.架构及电路满足工程需求，并具有一定的领先和创新性（10分）。5.完成整体电路的版图设计并满足面积要求（10分）。6.整体电路后仿真结果（10分）。7.设计仿真报告详细完整、逻辑清晰（10分）。附加分（20分）：1.进一步设计MEMS陀螺仪读出电路，形成一个完整的集成惯性传感器芯片解决方案，具有整个系统的行为级建模及仿真（10分）。2.读出电路的前仿真结果（10分）。四、提交内容1.设计报告：系统架构调研及建模分析过程、陀螺仪参数介绍、电路设计说明及关键技术分析、系统模型仿真和电路前后仿真结果（word文档+转pdf报告）。2.建模和电路数据包：建模文件、电路库、仿真库、版图库（zip数据包）。五、赛题答疑邮箱guanyu.zhang@china-core.com

关于培风图南培风图南的前身是成立于2011年苏州珂晶达电子有限公司（Cogenda）。以集成电路制造EDA软件国产化为使命，创始团队长期从事科学计算软件开发、集成电路辅助设计软件开发和相关的技术服务。公司主要服务于半导体Foundry和Fabless厂商，航天、国防行业元器件厂商，大专院校和研究院所，客户已遍及国内、欧美和亚太区域。公司在2013年被认定为技术企业，主要产品包括半导体器件和工艺仿真（TCAD）软件；辐射环境、输运和效应仿真分析软件；多物理数值仿真软件；三维网格划分和数据可视化软件等专业软件。公司立足于自主开发，掌握最前沿的并行数值计算核心技术，不断推动科学计算应用的前沿，是行业中的技术领跑者。如需了解更多信息，请访问公司网站www.pftn-semi.com。培风图南命题专项奖培风图南企业命题专项奖专门用于奖励选择培风图南企业命题的赛队，由企业专家评出。培风图南企业命题专项奖是初赛奖，入围决赛的参赛队伍继续参加大赛决赛奖项评比，与初赛奖项互不冲突。奖项设置培风图南企业命题一等奖：1支队伍，每队奖金1万元；培风图南企业命题二等奖：3支队伍，每队奖金5千元；赛题：极限尺寸下纳米片晶体管TCAD模型优化研究背景与挑战随着MOSFET器件特征尺寸逼近物理极限，传统经典理论框架正在面临前所未有的挑战。在14nm节点后FinFET世代，业界普遍建立的认知体系指出：硅基沟道层厚度应维持4nm以上以保持载流子有效迁移率，沟道长度需超过10nm以抑制短沟道效应（ShortChannelEffects,SCE）带来的源漏穿通问题。这些经验法则源于对量子限制效应（QuantumConfinementEffect）引起的迁移率退化，以及亚阈值摆幅（SubthresholdSwing）劣化等的系统性研究。然而Intel近期发布的RibbonFET技术[1]突破了这一认知边界：该器件采用堆叠式全环绕栅极（Gate-All-Around,GAA）架构，成功实现1.5nm超薄硅层厚度与6nm沟道长度的工程化应用。这一突破性进展不仅刷新了硅基器件的工艺极限，更对传统TCAD仿真模型的有效性提出根本性挑战——现有的迁移率模型、量子限域修正项以及隧穿电流模型是否仍适用于此类极端尺寸器件？赛题目标本赛题要求参赛者基于Intel公布的RibbonFET三维结构（需自行查阅参考文献[1]提取关键几何参数和工艺过程），在漂移-扩散（Drift-Diffusion，DD）输运理论框架下，使用MozzTCAD仿真平台完成以下研究：任务1器件模型构建：参照论文披露的工艺流程图和高分辨TEM截面图，构建器件模型。参照论文，利用mprocess工艺仿真工具搭建器件结构，设定合理的掺杂，应尽可能复现器件的关键特征；任务2模型优化调整：构建合理的DD器件模型，调节模型参数，匹配论文中发表的结果，并探究器件模型的适用性和优化方法：基线器件构建（BaseLine）：构建沟道长度Lg=18nm，Si条厚度TSi=6nm的器件模型，使用仿真的CV与IV曲线，提取器件的有效电子迁移率（eMobility)，通过对模型的优化调整，使其匹配论文中的结果。TSi敏感性研究。当Lg=18nm时，仿真TSi变化时的迁移率（eMobility）、阈值电压（Vt）、漏致势垒降低（DIBL）效应的变化趋势。通过模型的优化调整，使其与论文中的结果匹配，并对模型的优化方法进行分析和研究。超短沟道下的TSi敏感性分析。当Lg=6nm时，仿真TSi变化时的Vt、DIBL变化趋势。通过模型的优化调整，使其与论文中的结果匹配，并对模型的优化方法进行分析和研究。TSi电流敏感性分析。当Lg=6nm时，仿真不同TSi的器件的IdVg曲线变化比例（论文中无电流数据）。通过模型的优化调整，使其与论文中的结果匹配，并对模型的优化方法进行分析和研究。可能需要思考的问题量子限制下的能带工程：超薄层下，量子效应会导致Si材料能带展宽，该现象是否会大幅影响结果。密度梯度模型参数：超薄层下，量子限制密度梯度（Density-Gradient）模型的gamma参数是否需要调整。薄层迁移率散射机制：薄沟道层（Thin-Channel-Layer）迁移率的模型参数是否合适。速度饱和模型参数：漂移扩散（Drift-Diffusion）仿真中的饱和速度（Velocity-Saturation）参数（VSat)可以弥补速度过冲效应；在超短沟道下，VSat参数需要如何调节，能否与MVS-2模型中的injection-velocity关联。跨尺度仿真的模型一致性。尽量使用统一或规律变化的器件参数，进行不同薄层厚度、不同栅极长度的器件仿真。AI技术能否助力问题解决（开放性思考）：AI技术正在对集成电路各个领域带来变革，在解决上述问题过程中，能否合理结合AI技术，提高解决问题的效率。可能需要思考的问题赛题要求与提交材料：使用官方提供的MozzTCAD软件进行赛题研究，最终提交①MozzTCAD工程，与相关程序源代码；②Word版本总结报告以及其他支撑材料。评分标准任务任务1任务2-1任务2-2任务2-3任务2-4分数占比20%20%20%20%20%评分维度维度模型匹配度解释合理性创新性总结能力含义与论文中实验结果的匹配程度。对相关物理模型和现象的解释合理性和思考深度。在解决问题中提出的创新性思路、角度和解决方法，例如利用AI技术辅助解决。工程与报告的总结能力，论文报告撰写水平。参考文献[1]AgrawalA,ChakrabortyW,LiW,etal.SiliconRibbonFETCMOSat6nmGateLength[C]//2024IEEEInternationalElectronDevicesMeeting(IEDM).0[2025-03-22].DOI:10.1109/IEDM50854.2024.10873367.TCAD软件获取方式比赛所用TCAD工具为培风图南公司提供的MozzTCAD工具，报名成功后，由队长向邮箱wangyh@lytcad.com发送申请获取领取正版授权的比赛专用TCAD工具包（包括虚拟机、ISO安装文件、安装说明，以及许可证文件）。申请邮件命名规则：创芯大赛培风图南赛题TCAD申请-（学校）-（队伍名称）；邮件申请要求参考数据包申请表，数据包申请表下载链接：https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=2b708912e3fa4c66906eabc6a2345d80

关于圣邦微电子圣邦微电子（北京）股份有限公司（股票代码300661）专注于高性能、高品质模拟集成电路的研发和销售。公司产品覆盖信号链和电源管理两大领域，拥有30大类4600余款可销售型号，包括高精度运放、低噪声运放、高速运放、低功耗运放、高速比较器、高精度ADC、大动态背光LED驱动、高精度低噪声低压差线性稳压器、各类高效低功耗电源管理芯片、高压大电流锂电池充电管理及电池保护芯片、多种类型的高功率马达驱动芯片、氮化镓（GaN）晶体管驱动器、功率MOSFET，以及各类车规芯片等。产品性能和品质对标世界一流模拟芯片厂商同类产品，部分关键性能指标有所超越，广泛应用于工业、汽车电子、通信设备、消费类电子和医疗仪器等领域，以及物联网、新能源和人工智能等新兴市场。公司技术团队由国际行业资深专家组成，拥有先进的模拟集成电路设计、工艺、测试技术和丰富的生产管理、品质管理经验，核心人员平均从业年龄超过二十年。公司全部产品自主研发，拥有百分之百自主知识产权，多项产品获得北京市科学技术奖、中国半导体创新产品和技术奖、“中国芯”优秀产品奖、北京市专利奖等荣誉。展望未来，公司将继续厚积薄发，推陈出新，致力成为世界模拟芯片行业的领跑者。关于圣邦微电子企业命题圣邦微电子企业命题专项奖专门用于奖励选择圣邦微电子企业命题的赛队，由企业专家评出。圣邦微电子企业命题专项奖是初赛奖，入围决赛的参赛队伍继续参加大赛决赛奖项评比，与初赛奖项互不冲突。圣邦微电子企业命题奖项设置圣邦微电子企业命题一等奖：1支队伍，每队奖金1万元；圣邦微电子企业命题二等奖：3支队伍，每队奖金5千元；圣邦微电子-创芯大赛人才政策圣邦微电子始终鼓励业务部门培养优秀工程人才，从创芯大赛中发掘未来之星。具体招聘政策正在制定中，请留意大赛最新消息。赛题一：基于CMOS工艺的带隙基准电压源设计一、背景带隙基准电压源（BandgapReferenceCircuit）是模拟集成电路中的核心模块，可为ADC、DAC、LDO等电路提供与温度、电源电压无关的稳定参考电压。其核心原理是通过对双极性晶体管（BJT）的正温度系数电压（PTAT）和负温度系数电压（CTAT）进行加权求和，实现近似零温度系数的输出电压（约1.2V或其它值需要公式理论支撑）。二、设计任务本题目要求参赛者设计一个满足工业级性能指标的带隙基准电压源。三、设计指标工艺：CMOS-BCD或BiCMOS工艺(1.8V,3.3V,5V)，电源电压2.7Vto5.5V，工艺节点≤0.18μm输出电压：1.2V±5%(非硬性指标但要解释输出电压值)温漂系数（TC）：≤10ppm/°C（基础要求），<5ppm/°C（加分项）电源抑制比（PSRR）：≥80dB@DC噪声:1/f(0.1Hz-10Hz):≤10uVrms（基础要求）,≤1uVrms（加分项）热噪音:10Hz-10KHz:≤30uVrms（基础要求）,≤10uVrms（加分项）功耗：无硬性限制，但需优化至合理范围（例如<1mW）噪声性能（需提供以下仿真结果）：1/f噪声（0.1–10Hz）的噪音频谱密度曲线0.1Hz–1GHz频段内的积分噪声值面积：需在报告中标注电路面积（例如<0.1mm²）四、设计建议架构可选：一阶线性补偿（基础）、高阶曲率补偿（加分项）可尝试创新架构（例如直接生成带隙电压而非电流模架构，加分项）仿真工具：CadenceSpectre/HSPICE/LTspice等五、考核内容仿真验证提供TT（Typical）、SS（Slow-Slow）、FF（Fast-Fast）、SF（Slow-Fast）、FS（Fast-Slow）工艺角仿真结果温度范围：-40°C至125°C（需包含温漂曲线）瞬态启动特性、电源电压变化（±10%）对输出电压的影响六、设计文档要求电路原理图：标注关键器件参数（如BJT比例、电阻值）数学推导：详细推导输出电压公式（需包含PTAT/CTAT平衡过程）仿真结果：噪声、温漂、PSRR、功耗等指标的截图与数据分析参考文献：至少引用3篇论文或教材（例如《模拟CMOS集成电路设计》）七、评分标准（权重）项目权重说明设计思路30%架构合理性、公式推导完整性、关键参数选择依据（如BJT比例）仿真结果40%指标是否达标、工艺角覆盖全面性、仿真结果的可信度文档与PPT20%逻辑清晰、图文并茂、仿真Testbench说明创新与加分项10%曲率补偿、低噪声设计、面积优化等八、提交要求设计报告（PDF或PPT格式）：包含原理图、公式推导、仿真结果与分析。注：本题综合考察参赛者对模拟电路设计流程的掌握，鼓励通过文献调研优化设计，培养工程思维！赛题二：高边电流检测放大电路设计一．背景介绍电流检测是在实际中有着广泛应用的关键技术，通过实时检测负载电流，可以优化提升系统效率和防止电路过载。如图所示的高边电流检测在电源（VCC）和负载之间串联一个低阻值的检测电阻RSENSE形成一个小的电压降，这个压降被进一步线性放大成为一个正比于负载电流ILOAD的对地电压信号V_CS，通过ADC采样转换得到相应的数字化输出。二．设计要求本赛题要求设计一个完整的用于高边电流检测的放大电路(图中红色部分)，其接口描述如下：NameFunctionRS_PCurrentsenseamplifierpositiveinputRS_NCurrentsenseamplifiernegativeinputV_CSCurrentsenseamplifieroutputGNDGround设计和仿真中，VCC可采用理想电压源，SARADC不在设计范围之内，可简化为一个理想开关串联输入采样电容作为电流检测放大电路的负载。除此之外，设计中无其它输入，也不应出现其它理想元器件。ParametersMinTypMaxUnitCommentsRSENSE0.01ohmVCC630VILOAD0.0120AInputCommonModeVoltagerange630VInputOffsetVoltage1mV关键性能指标1CurrentSenseAccuracy0.5%关键性能指标2CommonModeRejection100dB关键性能指标3PowerSupplyRejection100dB关键性能指标4TotalOutputNoise100uV关键性能指标5TotalCurrentConsumption1mA关键性能指标6Temperature-40125℃ADC不在设计范围之内，但所设计的电路输出需要能正确驱动如图所示的理想单端输入12-bitSARADC，采样开关的电阻可忽略不计，ADC的参数如下:ParametersMinTypMaxUnitCommentsVIN_ADC0VREFVADCsingle-endedinputvoltagerangeVREF1.2VADCreferencevoltageTSample250nsADCsamplingtimeSamplingRate1MSPSADCsamplingrateCADC10pFADCsamplingcapacitance四．文档要求1.系统设计文档根据设计要求设计系统框图，合理划分子模块，分析和计算相应子模块的设计指标,如有参考文献引用或对比请标明出处。2.电路原理图合理规划电路层级对应系统设计和子模块划分，电路原理图应具有可读性，标注关键电路参数和器件参数。3.电路仿真结果包含仿真test-bench说明和必要的仿真结果,电路仿真需覆盖工艺角和温度变化，仿真的目的和结果应当和系统设计文档的相关内容对应。4.版图的floorplan不需要·完成版图设计。完成设计电路的floorplan，合理估算版图面积（关键性能指标7）。五．评分标准1.完成设计要求，具有高边电流检测的功能，提供完整的设计文档和仿真结果。（60%）2.关键性能指标和电路创新。（40%）赛题三：用于带隙基准的CMOS/BiCMOS运算放大器设计一、背景本设计需为前序项目中的带隙基准电压源（BGR）提供高驱动能力的输出缓冲级，要求运放能在宽电源电压范围内稳定工作，并具备驱动大容性负载、高精度调节及输出电流保护能力，确保与BGR系统的兼容性。二、设计指标工艺：CMOS-BCD或BiCMOS工艺，支持多电源电压：2.7V-5V（设计需兼容所有电压）静态功耗：<150μA（任意电源电压下）输出驱动能力：灌/拉电流：可稳定输出±10mA（负载调整率≤100μV/mA）限流保护：输出电流限制在±25mA以内（硬性要求）容性负载：0.1μF–10μF（基础要求），0.1μF–47μF（加分项）噪声：0.1Hz-10Hz的积分噪声≤1.5uVrms(基础要求),加分项(≤500nVrms)精度与稳定性：直流增益：≥80dBLineRegulation：输入电压1.2V、负载1mA时，电源电压2.7V–5V变化下，输出电压变化≤150μV/VLoadRegulation：负载0–10mA及0–-10mA变化时，输出电压变化≤150μV/mAPSRR：电源抑制比≥80dB（在60Hz）相位裕度：0.1μF–10μF负载范围内≥45°输出摆幅：≥电源电压的80%（如5V供电时≥4V峰峰值）面积：核心电路<0.1mm²仿真工具：CadenceSpectre/HSPICE/LTspice等三、考核内容仿真验证静态特性：静态电流、输出直流电平（需严格匹配BGR的1.2V）输入失调电压（≤1mV）LineRegulation：电源电压从2.7V至5V变化（步长0.3V），负载固定100uA，测量输出电压偏移LoadRegulation：负载电流从0至±10mA变化（步长2mA），测量输出电压线性度容性负载稳定性：0.1μF/10μF/47μF下的阶跃响应（过冲≤10%）与伯德图（相位裕度≥45°）保护功能验证：输出短路至电源/地时的限流波形（电流≤25mA）工艺角与温度：TT/SS/FF/SF/FS工艺角，温度范围-40°C至125°C文档要求电路原理图：标注输出级尺寸、限流电路、补偿网络及偏置细节。数学推导：Line/LoadRegulation与输出阻抗的关系式大容性负载补偿的极点-零点分析仿真结果：Line/LoadRegulation曲线、限流动作波形、容性负载瞬态响应多电源电压下的PSRR、直流增益对比表参考文献：至少引用2篇高精度运放或BGR驱动设计论文。四、评分标准（权重）项目权重说明设计合理性30%输出级电流能力、限流实现、低静态功耗策略仿真完备性40%Line/LoadRegulation覆盖性、容性负载稳定性、多电压验证。文档与创新20%公式推导严谨性、结果对比分析深度、创新补偿方案。难点突破10%47μF负载驱动、75dBPSRR达成、多电压兼容性优化。五、提交要求设计报告（PDF）：需包含原理图、公式推导、仿真结果及多电压分析。

华为杯”第八届中国研究生创“芯”大赛参赛说明一、时间及地点报名启动时间：2025年3月25日报名截止时间：2025年6月15日资格审核及作品提交截止时间：2025年6月20日决赛时间：2025年7月27日-31日（拟）决赛地点：南京大学苏州校区二、参赛办法1.中国大陆、港澳台地区在读研究生（硕士生和博士生，含留学生）和已获得研究生入学资格的大四本科生（需提供学校保研、录取证明）及国外高校在读研究生均可参赛。2.以参赛队为基本报名单位，每个参赛队由两至三名学生组成。每个参赛队可选指导教师一名或两名，设置队长一名。每位指导教师至多指导五个参赛队，每位参赛队员只能加入一个参赛队。3.大赛官网：https://cpipc.acge.org.cn/cw/hp/10。参赛队在大赛官网上注册、完善报名信息、组队。参赛队所在研究生培养单位进行资格审核后，参赛队在官网上提交参赛作品。4.在初赛阶段，参赛队可以选择自主命题，也可以选择企业命题。对于选择企业公开命题的参赛队，其作品将由企业进行评审。企业公开命题的要求详见官网。5.意向报名多道企业命题的参赛队伍，在报名与提交作品时请与秘书处（微信号cpicic-ctri）联系报备，确保赛题作品顺利提交至各企业评审。6.报名截止日期为6月15日，资格审核及作品上传截止日期为6月20日。三、作品要求1.自主命题参赛作品面向集成电路设计方向，半导体器件、工艺与制造方向方向，可以结合研究课题，提交相关的创意、创新或创业作品，具体方向与细分领域如下：集成电路设计方向细分领域：(1)模拟、(2)数据转换器、(3)数字系统与电路、(4)图像MEMS医疗显示等接口、(5)机器学习与人工智能、(6)存储、(7)电源管理、(8)射频技术与无线系统、(9)有线传输、(10)前沿领域与交叉学科。半导体器件、工艺与制造方向细分领域：(1)先进逻辑器件、(2)新兴电子器件、(3)存储器、(4)射频器件、(5)光电子芯片、(6)功率器件、(7)传感器、MEMS及生物电子器件、(8)半导体制造。2.原EDA算法与工具设计方向作为EDA精英挑战赛单独举办，具体事项另行通知。3.自主命题参赛作品所属细分领域可以是一到两个，参赛队认为作品涉及除报名题目外的其他领域，可在作品提交时具体标注。4.自主命题提交的参赛作品为带语音讲解的PPT和附件。附件包括但不限于参赛团队照片、必要的技术文档、样机照片等。创“芯”大赛不要求参赛队伍提交实物。5.PPT是自主命题初赛评审的主要依据，包括但不限于应用背景、设计原理、创新创意、功能/性能演示等内容，PPT必须提前录制语音讲解，并可以动画、视频等形式展示，播放时间不超过8分钟。6.将自主命题PPT和附件打包在一个文件夹中并压缩，命名为“参赛单位-参赛队-作品名称-细分领域1（必选）-细分领域2（可选）”并提交至大赛官网。7.参赛队伍需将作品成果按照大赛规定的格式提供成果表格（包括：论文、专利、学术奖项、其他赛事获奖情况），并将电子版作为附件提交。如参赛队伍所提交成果中三位参赛队员名字均不在作者名单中，或参赛作品相关成果经查无参赛队员名字，即视为审查不通过。成果为学术性成果或者奖励，成果清单模板下载：http://cpipc.acge.org.cn/sysFile/downFile.do?fileId=89e255c29cc84acaacd912c9f6fba94d8.需在PPT和文档中提供三位参赛队员的在参赛作品内容上的贡献程度，写明具体所作工作及对应成果。PPT模板下载：https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=9a40787f58aa4ef39be0ce75519e47a49.参赛队伍/队员曾在往届创“芯”大赛中获得过二等奖及以上奖项的，需在作品文件中说明参赛作品与获奖作品相比的新进展和新成果。10.参赛作品的知识产权归属于参赛队伍所有，鉴于创“芯”大赛作品评审的特点，需要保密的内容不得在作品设计PPT和附件中体现。11.提交全体成员（包括指导教师）在参赛单位标志物前合影1张。12.企业命题初赛参赛作品的提交要求，请详见对应赛题页面所列的输出要求。四、评审办法1.创“芯”大赛分为两级评审：初赛评审和决赛评审。初赛评审采用网络或会议评审的方式进行。决赛为现场赛，采用答题、答辩及竞演相结合的方式进行。2.初赛评审方式不要求参赛队员到达评审现场，评委通过参赛作品的电子文档进行评审。如有需要，评委可要求参赛队员通过QQ、微信等通讯工具进行视频、语音远程答辩，以求对参赛队和参赛作品充分了解，做出合理的评审决定。3.创“芯”大赛决赛包括三个环节：答题、答辩、竞演。4.答题环节。该环节由基础题及上机设计两部分组成。参赛队的每位成员须独立完成基础题，其平均分作为参赛队的基础题成绩；上机设计题分为集成电路设计类、半导体器件类与半导体制造类，参赛队任选其中一个方向并集体完成。此环节的综合成绩排名至少前56名参赛队伍晋级答辩环节，其他参赛队伍不参加答辩环节，具体赛制及题目设置详见决赛通知。5.答辩环节。所有晋级的参赛队参加答辩环节，答辩内容为初赛阶段提交的参赛作品的现场演讲，并回答评委的提问。选取不少于前16个队伍参加竞演环节。6.竞演环节：每个参赛队进行竞演，并回答评委问题，由评委打分得出最终名次。前3名为本届创“芯”之星荣誉的获得者。五、奖项设置和奖励办法1.创“芯”大赛决赛设团队一等奖、二等奖、三等奖，优秀指导教师奖，优秀组织奖，优秀组织教师等奖项。2.团队一等奖18名，前三名队伍获得“创芯之星”荣誉称号：冠军20万元，亚军15万元，季军10万元，获得获奖证书、奖杯，其余15支队伍获得奖金2万元，获得获奖证书、奖杯；团队二等奖65名，每队奖金1万元，获得获奖证书；团队三等奖约170名，获得获奖证书；3.企业命题具体内容及专项奖信息见竞赛官方网站。4.决赛各个奖项均获得由组委会统一颁发荣誉证书。六、其他1.决赛期间，参赛队餐费、住宿费由组委会负责，差旅费等其它费用自理。2.不能组队参加本届竞赛的单位可以派员进行观摩，每个单位可派1-2名代表，观摩人员交通费和住宿费用自理，承办单位将提供有关方便。具体观摩方案请关注后续通知。3.进入决赛的参赛队必须自带电脑（及网线转接口）。决赛现场将为每个参赛队伍提供3个标准有线网络接口，可连接至大赛服务器。大赛服务器所需接口软件及服务器内安装的软件列表将于决赛前提供，请关注后续通知。4.根据实际情况，结合大赛评审的实际需要，部分赛事时间节点可能会产生变化，具体时间调整另行通知，相关事宜详见大赛官方网站。5.大赛解释权归大赛组委会。七、大赛组委会联系方式秘书处联系人：张逸轩联系电话：0592-5776165；17606905288邮件地址：cpicic@163.com单位：清华海峡研究院承办单位联系人：朱心怡联系电话：0512-68768039邮箱：zhuxinyi@nju.edu.cn承办单位：南京大学

点击此处下载“华为杯”第八届中国研究生创“芯”大赛参赛邀请函扫描件“华为杯”第八届中国研究生创“芯”大赛参赛邀请函各研究生培养单位：为进一步服务国家集成电路产业发展战略实施，促进集成电路领域优秀人才的培养，根据“中国研究生创新实践系列大赛”工作安排，现面向各研究生培养单位发出“华为杯”第八届中国研究生创“芯”大赛参赛邀请。一、大赛背景中国研究生创“芯”大赛（简称“大赛”）是面向全国高等院校及科研院所在读研究生的一项团体性集成电路设计创意实践活动。大赛旨在成为研究生展示集成电路设计能力的舞台，进行良好创新实践训练的平台，为参赛学生提供知识交流和实践探索的宝贵机会。大赛每年举办一次，今年为第八届。赛事覆盖全国大部分集成电路相关专业研究生培养高校及科研院所，在促进青年创新人才成长、遴选优秀人才等方面发挥了积极作用，受到政府各部门、高等院校、企事业单位和社会媒体等方面的广泛关注和高度重视。2025年，大赛将在江苏省苏州市举办，由南京大学承办，中共苏州市委组织部、苏州高新区管委会支持，华为技术有限公司冠名。决赛同期还将举办集成电路产业招聘会，产业高峰论坛等活动，邀请来自学界及业界嘉宾分享经验，促进集成电路产学研融合，拓宽参赛学生的视野。二、时间及地点报名启动时间：2025年3月25日报名截止时间：2025年6月15日资格审核及作品提交截止时间：2025年6月20日决赛时间：2025年7月27日-31日（拟）决赛地点：南京大学苏州校区三、参赛办法1.中国大陆、港澳台地区在读研究生（硕士生和博士生，含留学生）和已获得研究生入学资格的大四本科生（需提供学校保研、录取证明）及国外高校在读研究生均可参赛。2.以参赛队为基本报名单位，每个参赛队由两至三名学生组成。每个参赛队可选指导教师一名或两名，设置队长一名。每位指导教师至多指导五个参赛队，每位参赛队员只能加入一个参赛队。3.大赛官网：https://cpipc.acge.org.cn/cw/hp/10。参赛队在大赛官网上注册、完善报名信息、组队。参赛队所在研究生培养单位进行资格审核后，参赛队在官网上提交参赛作品。4.在初赛阶段，参赛队可以选择自主命题，也可以选择企业命题。对于选择企业命题的参赛队，参赛队可联系秘书处（微信：cpicic-ctri）报名多个企业命题，针对不同赛题提交不同作品。其作品将由企业进行评审，企业命题的要求及奖项设置详见官网。四、赛事相关事宜大赛参赛说明、企业命题等相关事宜详见大赛官方网站。请各培养单位通过校园网、校园新媒体、研究生院、相关院系、学生管理部门等多渠道发布赛事消息，提前安排竞赛动员部署和参赛队伍选题工作，广泛动员研究生参赛，并关注大赛官网通知。六、联系方式秘书处联系人：张逸轩联系电话：0592-5770778；17606905288邮件地址：cpicic@163.com秘书处单位：清华海峡研究院承办单位联系人：朱心怡联系电话：0512-68768039邮箱：zhuxinyi@nju.edu.cn承办单位：南京大学

关于华大九天北京华大九天科技股份有限公司（简称“华大九天”）成立于2009年，一直聚焦于EDA工具的开发、销售及相关服务业务，致力于成为全流程、全领域、全球领先的EDA提供商。华大九天主要产品包括模拟电路设计全流程EDA工具系统、存储电路设计全流程EDA工具系统、射频电路设计全流程EDA工具系统、数字电路设计EDA工具、平板显示电路设计全流程EDA工具系统、晶圆制造EDA工具和先进封装设计EDA工具等软件，并围绕相关领域提供技术开发服务。产品和服务主要应用于集成电路设计、制造及封装领域。华大九天总部位于北京，在南京、成都、深圳、上海、香港、广州、北京亦庄和西安等地设有全资子公司，在武汉、厦门等地设有分支机构。华大九天企业命题专项奖华大九天企业命题专项奖专门用于奖励选择华大九天企业命题的赛队，由企业专家评出。华大九天企业命题专项奖是初赛奖，入围决赛的参赛队伍继续参加大赛决赛奖项评比，与初赛奖项互不冲突。华大九天企业命题奖项设置华大九天企业命题一等奖2支队伍，每队奖金1万元；华大九天企业命题二等奖6支队伍，每队奖金5千元。华大九天-创芯大赛人才政策北京华大九天科技股份有限公司希望从创芯大赛获奖团队中发现人才，挖掘人才，并在招聘中提供快速通道。参加创芯大赛的获奖学生，投递研发类岗位：1.获全国二等奖三等奖学生，可以免笔试直接进入技术面试；2.获一等奖及以上学生，可直接进入综合面试；3.华大九天企业专项奖等级等同全国奖对应等级待遇。赛题一：全差分放大器的设计*赛题所需软件及PDK报名后申请获得，请进赛题交流群获取最新通知及操作指南。申请表下载链接：https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=3953952990d84b8c84ce31ec6d0cb124题目：采用华大九天Aether全定制IC设计平台及其自带的0.13umopenPDK，设计一款全差分放大器电路，完成从原理图设计直至后仿真的过程。可参考以下架构：工作条件：1.采用给定0.13umopenPDK工艺，需要完全采用PDK库中提供的器件完成设计；需设计Bandgap模块提供偏置电流或偏置电压；2.以下指标工作于电源电压1.6~2.0V（Nominal1.8V），温度-20~80℃（Nominal27℃），工艺corner包括SS/TT/FF；要求技术指标（均考虑所有PVTcorner组合中的最差后仿真值）：1.提交全部原理图（含运放主电路及Bandgap电路等）、版图和前、后仿真的设置等数据（5分）；2.放大器开环DC增益Av0≥80dB，-3dB带宽BW0≥3MHz，开环相位裕度PhaseMargin≥50°，给出测试电路testbench和后仿真结果（20分）；3.1MHz时电源抑制比PSRR-1M≥90dB；给出PSRR测试电路和仿真结果（10分）4.噪声要求：工作于1MHz闭环工作、闭环放大倍数为40dB时，使用HBNoise仿真，在区间10kHz~100MHz内的RMS差分输出噪声值≤10nV2/Hz，其中用于实现闭环连接的外部器件可使用理想无噪声器件；给出噪声测试电路和仿真结果（15分）;5.运放正常工作电流(En=1)，IDC≤5mA；给出测试电路和仿真结果（5分）；6.运放关断电流(En=0)，Idown≤100nA；给出测试电路和仿真结果（5分）；7.整体版图清晰、直观、简洁，有适当的差分匹配设计和Guardring设计（10分）；8.完成物理验证，DRC和LVS结果均clean（10分，有一处DRC或LVS错误扣1分，直至扣完为止）；9.提供Word版设计报告，详细阐述设计思路和设计过程、仿真结果（20分）。赛题二：振荡器的设计*赛题所需软件及PDK报名后申请获得，请进赛题交流群获取最新通知及操作指南。申请表下载链接：https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=3953952990d84b8c84ce31ec6d0cb124题目：采用华大九天Aether全定制IC设计平台及其自带的openPDK，设计一款压控振荡器（VCO）电路，完成全部电路图设计和仿真的过程。参考以下架构：可参考以下架构：工作条件：1.采用给定0.13umopenPDK工艺，需要完全采用PDK库中提供的器件完成设计；需设计Bandgap模块提供偏置电流或偏置电压；2.以下指标工作于电源VDD的电压1.6~2.0V（Nominal1.8V），温度-20~80℃（Nominal27℃），工艺corner包括SS/TT/FF；要求技术指标（考虑所有PVTcorner组合中最差后仿真值）：1.提交全部原理图（含振荡主电路及Bandgap电路等）、版图和前、后仿真的设置等数据（5分）；2.输出为差分方波或正弦波，当VTune调节范围在[0.3V,VDD-0.3V]，对应输出频率范围需要包含[200MHz,1GHz]，给出以0.1V为步进的V-F曲线（可以单调上升或下降，但不能出现拐点）（10分）3.RMS噪声指标：在输出频率为1GHz时，使用HBNoise分析，得到差分RMS输出相噪指标：a)≤-50dBc/Hz@10kHz；b)≤-75dBc/Hz@100kHz；c)≤-100dBc/Hz@1MHz；给出测试电路和仿真结果（20分）4.Deterministic噪声指标：在输出频率为1GHz时，当VDD以100ps边沿向下跳动50mV，求瞬态差分输出周期变化的差值范围在[0.99ns,1.01ns]之内，即周期变化不超过±1%；给出测试电路和仿真结果（15分）；5.VCO正常工作电流(En=1)，IDC≤5mA；给出测试电路和仿真结果（5分）；6.VCO关断电流(En=0)，Idown≤100nA；给出测试电路和仿真结果（5分）；7.整体版图清晰、直观、简洁，有适当的差分匹配设计和Guardring设计（10分）；8.完成物理验证，DRC和LVS结果均clean（10分，有一处DRC或LVS错误扣1分，直至扣完为止）；9.提供Word版设计报告，详细阐述设计思路和设计过程、仿真结果（20分）。

关于格科微电子格科微电子（上海）有限公司创立于2003年，是中国领先的CMOS图像传感器芯片、DDI显示芯片设计公司，产品广泛应用于全球手机移动终端及非手机类电子产品。格科微设计、开发、销售高性能的CMOS图像传感器芯片，该芯片可采集光学图像并转换成数字图像输出信号。格科微的图像传感器广泛应用于手机、智能穿戴、移动支付、平板、笔记本、摄像机以及汽车电子等产品领域。格科微也设计、开发、销售DDI显示驱动芯片，该芯片可驱动显示面板将图像数据显示于屏幕上，其主要应用领域为手机、智能穿戴及其它需要显示图像的电子设备。创新的研发与设计能力、不断壮大的客户群体、高效的运营以及多年的产业链整合能力是格科微电子的核心实力。伴随着智能手机日臻成熟的发展，消费者会不断追求更高性能的拍照及显示体验。未来十年，格科微将继续为照相及显示模块提供更有创新和竞争力的整体解决方案。格科微电子企业命题专项奖格科微电子企业命题专项奖专门用于奖励选择格科微企业命题的赛队，由企业专家评出。格科微电子企业命题专项奖是初赛奖，入围决赛的参赛队伍继续参加大赛决赛奖项评比，与初赛奖项互不冲突。格科微电子企业命题奖项设置格科微电子企业命题一等奖2支队伍，每队奖金1万元；格科微电子企业命题二等奖5支队伍，每队奖金5千元。格科微-创芯大赛人才政策格科微电子（上海）有限公司希望从创芯大赛获奖学生中挖掘人才，并在招聘中提供快速通道。参加创芯大赛的获奖学生，投递芯片类岗位：1.获全国二等奖三等奖学生，可以免笔试；2.获一等奖及以上学生，可直接进入综合面试；3.格科专项奖等级等同全国奖对应等级待遇。赛题一：高PSRR低噪声快速稳定RAMP设计课题背景：当今消费电子市场中，CMOS图像传感器被广泛应用与手机、安防与车载的摄像与视频录制中。其中像素单元完成光信号到电信号的转化，电信号经过ADC量化成数字信号后在数字域进行图像的一系列去噪算法处理。SSADC(SingleSlopeADC)因其结构简单、面积小、易于复制等优势十分适合于CIS的列内并行模数转换。在SSADC中，斜坡产生电路作为比较的参考电压，它的性能优劣对整个图像的readnoise和rownoise性能至关重要。为此，本赛题希望用CMOS工艺实现一个高PSRR低噪声的斜坡产生电路，完成原理图的搭建、前仿真、版图绘制和后仿真工作，并完成设计报告的撰写以及相关设计心得。课题内容及要求：设计一个斜坡发生电路，架构自定义，默认的斜率为500uV/ns（1倍），能够实现1倍、1/2倍、1/4倍、1/8倍、1/16倍的斜率倍数调节，向上或向下的斜坡均可。能够控制斜坡产生的开始和结束。设计中如需要时钟，可采用理想时钟（无需做PLL），但基准电压电流、电阻和电容必须用实际的，spicemodel中noise类型为typical(不允许用best)。模拟电源电压2.8V,数字电源电压1.2V，斜坡电压范围为1V，负载电容为50pF。工艺节点建议使用90nm以下。后仿需要满足的性能指标如下：①PVT全corner下斜坡稳定后的斜率变化<5%(不允许每个corner单独trim)；②INL<2LSB(无需MC仿真)；③DNL<0.03LSB(无需MC仿真)；④PSRR@斜坡中间点(△V=0.5V)低频:<-75dB中频1MHz:<-50dB；⑤功耗<5mA；⑥Noise@斜坡中间点(△V=0.5V)<80uV（噪声频段1Hz~1GHz）；⑦面积<200000um2；⑧输出斜率达到稳定(斜率误差小于1‰)的时间<50ns。注：1LSB=500uV，除①外其它指标仅需TTcorner以及默认斜率下满足即可。评审得分点：（1）调研各种电路架构，给出选定架构的理由（10分）。（2）完成电路及前仿真，满足课题内容要求(1)的斜率和斜率倍数得10分；满足课题内容要求(2)的斜坡起始结束控制得5分；完成版图及后仿真，后仿真斜率功能无误得10分。（3）各项性能指标是否满足（55分），其中满足PSRR④、noise⑥、稳定时间⑧的每项指标各得10分，满足其它项指标各得5分；如不满足指标要求，但能够分析不满足的原因，并提出合理的改善方案也可酌情加分。（4）设计是否具有创新点（10分）。在满足各项指标要求下，面积越小功耗越低视为更优的设计。课题目标：1.能够分析出课题主要设计要点，完成从前期调研到后期的后仿验证全部过程，完成设计报告，报告中包含所有课题内容；2.设计结果必须功能正确，最好能够与实验室固有研究课题相结合，使面积、功耗以及速度性能综合评分能够与调研结果可比；3.能够针对设计中遇到的问题，合作思考解决，设计中有一定的设计创新之处。评题输出：电路设计原理图和版图以及关键的仿真结果数据。完整的设计报告。团队设计过程中存在的难点以及可分享的合作心得。赛题二：片上高速环振锁相环设计与实现课题背景：锁相环(PLL)是一种反馈控制电路，其工作特点是利用外部输入的参考信号控制环路内部振荡信号的频率和相位，在通信系统、数据存储、数据传输等应用中都是必不可少的电路模块。根据其振荡器的类型，锁相环可以分为环形振荡器PLL和LC振荡器PLL。由于两种锁相环的结构和性能差异，环振PLL常被用于较低频率的信号处理和传输，而LCPLL则常被用于较高频率的射频通信中，经验上认为环振PLL在较高频率时其噪声性能会越来越差。在图像传感器芯片应用中，考虑到工作频率、设计工艺、功耗和面积等因素，通常都是选择环振PLL。然而随着高像素产品不断升级，对芯片中PLL的工作频率和抖动要求都是越来越高，因此，设计高性能的片上高速环振锁相环成为产品应用升级中必须要解决的难题。课题内容及要求：1.完成一个完整的环振PLL电路原理图和版图设计，要求PVT后仿真输出频率范围覆盖2.5GHz~4.5GHz（TT/FF/SS，-40~85℃，VDD±10%）;2.使用特征尺寸≤65nm的工艺设计，若采用先进工艺，面积和功耗等指标要求会酌情提高；3.架构不限，可以是纯模拟，纯数字或者数模混合电路；4.限制输入参考频率≤24MHz；5.设计锁定检测电路，锁定状态下输出逻辑高电平；6.输出时钟4.5GHz正常锁定，且锁定时间满足要求；7.给出PLL工作在4.5GHz时的抖动或者相位噪声分析和仿真结果，提出并应用可行的相位噪声（抖动）优化方案；8.给出PLL电源叠加1MHzVp-p=5%VDD正弦波噪声下的输出时钟眼图，分析和仿真电源噪声对PLL抖动的影响，提出并应用可行的电源噪声抑制方案（如采用多个电源，需给出每个电源单独叠加噪声的后仿结果）；9.给出后仿功耗拆分结果。评审得分点：1.完整的PLL设计报告（共40分），包括电路（10分）和版图（10分）的设计、建模和分析过程（10分）、仿真结果（10分）等；2.PVT下后仿频率覆盖范围达到要求；（10分）3.后仿锁定时间<5us@4.5GHz；（10分）4.版图面积不超过0.06mm2；（10分）5.后仿功耗不超过10mW@4.5GHz；（10分）6.后仿RMS积分抖动不超过3ps@4.5GHz，积分区间10k~100MHz；（10分）7.电源叠加1MHzVp-p=5%VDD正弦波噪声时后仿确定性抖动峰峰值不超过80ps@4.5GHz。（10分）注：以上得分点满足指标得满分（如受益于先进工艺则指标要求酌情提高），如不满足指标视情况得部分分数。课题目标：1.能够分析出课题主要设计要点，完成从前期调研到后期的后仿验证全部过程，完成设计报告，报告中包含所有课题内容；2.设计结果必须功能正确，可以与实验室固有研究课题相结合，使面积、功耗以及噪声性能综合评分能够与调研结果可比；3.能够针对设计中遇到的问题，合作思考解决，设计中有一定的设计创新之处；4.不局限于典型的基于电荷泵的Ⅱ型PLL架构，可以自由发挥，符合课题内容及要求即可。评题输出：1.完整的设计报告，包括调研和建模分析过程、原理图、版图截图、功能和性能仿真结果等。如果有数字模块，需要附上数字代码。2.设计中的难点解决与团队合作过程心得小结。赛题三：低功耗低失调源极驱动电路设计课题背景：源极驱动器(sourcedriver)或者列驱动器(columndriver)是DisplayDriverIC(DDIC)中重要的组成部分，其作用是将输入的数字信号转化为显示面板所需要的电压信号，可以将其等效为DAC+Buffer。一方面随着移动设备显示屏分辨率的提升，源极驱动器往往需要集成上千个通道，单个通道的面积、功耗对整个DDIC的面积、功耗影响很大；另一方面，消费者对高刷新帧率的追求也使得源极驱动电路需要更强的驱动能力；并且随着屏幕画质要求的提高，对源极驱动器输出电压的精度也提出了更高的要求，这需要更高分辨率的DAC和更低的Buffer失调。因此，如何在不牺牲面积、功耗的情况下，提高源极驱动电路的分辨率、精度以及速度成为一项亟需解决的电路设计难题。课题内容及要求：1.基于65nm及以下CMOS工艺，完成uA级源极驱动电路设计和版图设计；需要给出所有工艺角(TTSSFFSFFS)、温度-40~85、标称电源电压±10%范围内的仿真结果；2.DAC电路的分辨为11bit，输入为11位低压（VDD<=1.2V）数字信号，输入基准电压=5V或1.2V，输出0.2V-5V模拟电压，即1LSB=2.3mV。3.失调消除前offset<10mV，失调消除后offset<1mV(3sigma)，失调消除技术不局限于chop;4.负载为RC串联接地，其中R=10kohm，C=40pF，输出电容上的电压从0.2V-5V-0.2V跳变时，上升时间Tr（1%-99%）和下降时间Tf（99%-1%）均<1us。5.整个单元电路版图面积<2500um^2(会根据实际使用工艺酌情提高/放宽该要求)，版图X方向pitch<=20um，静态功耗<2uA（不包含基准消耗功耗）；评审得分点：1.完成课题内容及要求1得30分；2.完成课题内容及要求2得10分；3.完成课题内容及要求3得分10分；4.完成课题内容及要求4得分10分；5.完成课题内容及要求5得分10分；6.同时完成1,2,3,4,5指标前提下，功耗最低+5分，面积最优+5分；7.架构创新+10分，电路创新+10分，总分100分。课题目标：1.检索文献，对比实现驱动单元电路的架构优劣（架构不局限于：电平转换器(levelshifter)+中压DAC+中压Buffer/低压DAC+中压Buffer）2.理论分析出达成课题指标的关键因素；3.搭建电路，仿真迭代电路各项指标，并与分析计算值对比。4.绘制完整版图，进行后仿真，并与前仿指标进行对比；评题输出：1.完整的设计报告，包括电路图截图、版图截图、详细理论分析、计算结果、仿真截图、计算值仿真值对比表。2.各工艺角下的管子工作状态(包含VGS/VDS/VTH/饱和/线性/亚阈值区等信息)的文档。赛题四：图像坏点和PDAF相位对焦像素的去除课题背景：随着相机技术的发展，PDAF相位对焦技术逐渐成为高端CMOS传感器的标配，通过在感光元件上预留一些规律性对称的像素点进行相位差检测。同时，图像传感器中由于制造工艺、高温环境等影响形成随机存在的坏点（badpixel、deadpixel），这些坏点和PDAF像素点需要在最终显示前去除并修复。本课题选取的数据源为bayer域实拍raw图，PDAF像素选用工艺成熟的覆盖率为6%的1X2阵列，随机撒入200ppm（pixelspermillion）的随机坏点。请参赛同学设计一套处理算法，去除已知位置信息的PDAF像素和未知位置信息的随机坏点，并修复成合理的数值。课题内容及要求：1.（软件任务）完成一套基于传统CV作用于单帧图像的坏点及PDAF点去除算法，要求成功去除PDAF像素和随机坏点，且替换值合理，不出现吃边、PD残留等图像效应；2.（附加任务）在完成基础软件任务的条件下，将设计出的软件模型用数字集成电路实现，完成Verilog代码的编写、前仿、综合，评估时序与面积。说明：1.算法输入为课题提供的不同场景raw图，包括PDAF阵列的位置信息；输出为经算法处理后的raw图。raw图附件下载链接（腾讯微云）：https://share.weiyun.com/JYKgUcsP2.算法不能调用算法过程不明确的模块或函数；3.软件算法实现的编程语言为C、C++、Matlab或Python；4.硬件算法实现的编程语言为Verilog；评审得分点：1.坏点辨识成功率高、误判率低（正常pixel维持原值）：总分25分；辨识成功率高于99%且误判率低于10ppm得25分；辨识成功率低于90%或误判率高于100ppm得0分；2.坏点修复适配度高：总分15分；坏点修复后图像经过后续插值算法后无断线吃点、无边界彩点等不良效应得15分；修复后图像边界伪彩、细节断线较严重得0分；3.PDAF点修复适配度高：总分20分；PDAF修复后无边缘锯齿、分辨率断线、边缘伪彩等不良效应得20分；修复后图像不良效应严重得0分；4.硬件消耗小，功耗低，面积小：20分；硬件滑动窗口在五列，即除数据行之外存储linebuffer为四行内，逻辑复杂度最小得20分；硬件滑动窗口、逻辑消耗越大得分越低；5.算法创新性，硬件架构创新性，10分；6.算法可调节性，可移植性，10分；总分100分。课题目标：1.完成从算法调研到算法实现及验证的全部过程，完成算法描述文档；2.能够针对课题中遇到的问题，合作思考解决，算法有一定的创新之处；评题输出：1.算法相关的原始代码及详细的算法描述文档；2.算法仿真结果（图片、相关数据指标等）；3.设计中的问题解决与团队合作过程的心得小结；赛题五：伪随机噪声图像生成课题背景：信息安全：伪随机噪声可嵌入图像实现信息加密或数字水印，通过噪声的不可预测性增强抗破解能力。图像生成与增强：在生成对抗网络（GAN）中，噪声作为输入可驱动模型生成多样化图像；传统方法则利用高斯白噪声模拟真实场景的随机性，但存在模式崩塌、收敛困难等问题。真伪鉴别：基于背景噪声盲估计的图像鉴别技术依赖噪声特征的稳定性，伪随机噪声的可控性可优化此类模型的鲁棒性课题内容及要求：根据行列计数器，每拍生成一个6bit的伪随机数。最终生成一幅伪随机噪声的图像，图像的尺寸可以配置，图像尺寸涵盖2M到50M图像的尺寸。评审得分点：1、verilog代码可读性，可综合。30分2、综合面积和时序。30分3、单帧噪声图像数据的自相关性和噪声分布均匀，自相关性越低，分布越对称，得分越高。20分4、单帧噪声图像数据每个32X32的block均值为0，越接近得分越高。20分课题目标：1、噪声图像帧与帧之间可重复，或者不重复，可配置。2、单帧图像数据无明显pattern，相关性弱。评题输出：1、verilog代码。2、伪随机算法的软件代码。3、算法和代码的设计说明文档