行芯赛题专项奖设置行芯赛题专项奖专门用于奖励选择行芯赛题的获奖赛队。行芯企业命题专项奖是初赛奖，参赛赛队可同时参加大其他大赛奖项的评审和获奖。一等奖1队，每队奖金1万元二等奖3队，每队奖金0.5万元答疑邮箱Campus@phlexing.com软件及数据包申请比赛所用的PhyBoltThermal软件及赛题case数据包，在报名成功后，由队长向Campus@phlexing.com发送邮件申请获取。申请邮件命名规则：创芯大赛行芯赛题软件及数据包申请-（学校）-（队伍名称）；邮件申请要求参考数据包申请表：https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=a690e6cc6b3e41beb2049ecf45e71599赛题文档下载链接https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=db353784d42444c196bf45b697a87ae7赛题：集成电路温度仿真与预测算法设计概述随着集成电路制造工艺与封装技术的演进，芯片的发热问题逐渐成为系统设计的主要瓶颈之一。目前的量产高性能芯片大都会引入片上热传感器，并基于其反馈的数据进行动态调控避免过热。在产业界对先进制程，先进封装(如3DIC，Chiplet)，以及高算力(如AI)的需求不断增加的大背景下，发热会成为更加严峻的挑战，于是更高效的热管理手段就显得格外重要。PhyBolt是杭州行芯科技自主研发的一款集成电路功耗-热集成仿真工具。其Thermal组件支持对先进封装芯片进行快速且准确的热仿真。请以PhyBoltThermal工具的仿真数据为基础，使用任意自选方法(如线性回归，多项式回归，机器学习等)设计一个算法，用于实时预测芯片的温度。Case说明封装截面示意图处理器分布示意图-2DFCBGA封装-die面积12mmx8mm-芯片内有54个大小一致的处理器模块，每个模块的功耗范围在0.1W–0.6W范围内随机变化-每个处理器模块正中心位置摆放一个热传感器任务一：使用PhyBolt对给定case进行温度仿真任务描述：根据PhyBoltThermal工具的用户手册以及赛题给出的case数据包，完成如下内容：1.运行稳态仿真，得到温度结果，统计所有core的平均温度2.运行瞬态仿真(5ms)，得到温度结果，统计所有core从0s到5ms的平均温度变化3.自行生成两份功耗分布文件(ptrace)，并进行稳态仿真，要求两次仿真的最大温度结果之间相差超过50C评分标准：-此任务总分55分-1,2,3子任务各15分，报告10分任务二：给定散热边界条件下预测片上温度变化设计一个算法，用于预测芯片在给定初始温度与功耗条件下，一段时间以后的温度变化算法输入：-初始时刻片上54个sensor的监测温度数据-后续时刻片上54个core的功耗值算法输出：-5ms，20ms，100ms后54个sensor点位的温度基本假设：-散热器表面传热系数固定为700(可以在boundary_map文件中配置)-环境温度固定为30℃-各个模块的功耗值在初始时刻后保持不变-芯片初始温度在30个给定的场景中随机选取-./sim_data/init_temp目录下的temp_map.*.dat评分标准-此任务总分30分-精度-Golden数据：使用PhyBolt工具仿真5ms，20ms，100ms后，54个sensor的温度值-误差统计采用如下方式计算：，其中n=54-要求模型能够应对任意的初始温度，以及任意的功耗，即评分时将采用部分没有包含在./sim_data中的数据进行验收-性能-要求各参赛队对所设计的模型进行算法复杂度的说明，包括涉及到的核心运算形式，参数量等-要求单次预测计算的平均时间不超过5ms任务三：根据过往温度与功耗变化推算散热边界条件变化热边界条件(boundarycondition)对于芯片的片上温度有显著的影响。PhyBolt采用边界上传热系数(HTC,heattransfercoefficient)等效的方式模拟散热系统。在芯片的实际运行过程中，散热条件可能会发生改变（比如风速变化）。这要求预测算法能够自动识别边界条件的变化，以便根据新的边界条件预测后续温度。假设芯片在t0时刻发生了一次热边界条件变化(即HTC值的改变)，请设计一个算法，根据t0到t0+2s时间的温度采集数据以及功耗数据，推算变化后的HTC值算法输入：-可自行在芯片内加入不超过5个新的sensor，点位自选，用于监测实时温度-t0至t0+2s时间段内，片上所有sensor的监测温度数据，默认每0.1s采样一次，可以自行调节采样频率-t0至t0+2s时间段内，片上54个core的功耗值。功耗固定每0.1s发生一次随机变化，取值范围为0.1W-0.6W算法输出：-变化后的HTC值基本假设：-t0时刻前的HTC值固定为700-变化后的HTC范围在200–1300之间-环境温度固定为30℃-芯片在t0时刻的初始温度在30个给定的场景中随机选取-./sim_data/init_temp目录下的temp_map.*.dat评分标准-此任务总分15分-精度-算法输出的HTC值与实际采用的HTC值的差异-评分时将在200至1300间随机取值20组，同时取20组随机变化的power值进行仿真，计算算法的平均误差-性能-要求各参赛队对所设计的模型进行算法复杂度的说明，包括涉及到的核心运算形式，参数量等-要求单次预测计算的平均时间不超过20ms参考文献1.InchoonYeo,ChihChunLiu,andEunJungKim.2008.Predictivedynamicthermalmanagementformulticoresystems.InProceedingsofthe45thannualDesignAutomationConference(DAC'08).AssociationforComputingMachinery,NewYork,NY,USA,734–739.https://doi.org/10.1145/1391469.13916582.KevinSkadron,MirceaR.Stan,WeiHuang,SivakumarVelusamy,KarthikSankaranarayanan,andDavidTarjan.2003.Temperature-awaremicroarchitecture.SIGARCHComput.Archit.News31,2(May2003),2–13.https://doi.org/10.1145/871656.859620第七届中国研究生创芯大赛承办单位介绍第七届中国研究生创“芯”大赛承办单位华中科技大学坐落于湖北省武汉市，是国家教育部直属重点综合性大学、国家“211工程”重点建设和“985工程”建设高校之一，也是首批“双一流”建设高校。学校校园占地7000余亩，园内树木葱茏，碧草如茵，绿化覆盖率72%，被誉为“森林式大学”。学校师资力量雄厚，并遵循“应用领先、基础突破、协调发展”的科技发展方略，构建起了覆盖基础研究层、高新技术研究层、技术开发层三个层次的科技创新体系。华中科技大学集成电路学院以服务国家重大战略和区域经济发展为目标，承建集成电路科学与工程和电子科学与技术两个一级学科，电子科学与技术、集成电路设计与集成系统、微电子科学与工程三个国家一流本科专业，学院是全国同时拥有国家集成电路学院、国家集成电路产教融合创新平台、国家示范性微电子学院、国家集成电路人才培养基地、微电子学与固体电子学国家重点学科等集成电路领域五大国家级人才培养学科平台的6所高校之一。学院按照“国际视野、拔尖示范、协同育人、自主创芯、服务地方"的思路，通过人才培养、科学研究、学科建设“三位一体”，充分发挥产教融合优势，支撑和引领华中地区集成电路产业高速发展。武汉东湖新技术开发区简称东湖高新区，又称中国光谷、简称光谷，于1988年创建成立，是中国首批国家级高新区、第二个国家自主创新示范区、中国（湖北）自由贸易试验区武汉片区，并获批国家光电子信息产业基地、国家生物产业基地、央企集中建设人才基地、国家首批双创示范基地等。经过30多年的发展，东湖高新区综合实力和品牌影响力大幅提升，知识创造和技术创新能力提升至全国169个国家级高新区第一，成为全国10家重点建设的“世界一流高科技园区”之一。

华大九天赛题专项奖设置:华大九天赛题专项奖专门用于奖励选择华大九天赛题的获奖赛队。华大九天专项奖是初赛奖，参赛赛队可同时参加大其他大赛奖项的评审和获奖。一等奖2队，每队奖金1万元二等奖6队，每队奖金0.5万元华大九天-创芯大赛人才招聘政策：北京华大九天科技股份有限公司希望从创芯大赛获奖团队中发现人才，挖掘人才，并在招聘中提供快速通道。参加创芯大赛的获奖学生，投递建模/技术支持类岗位：1.获全国二等奖三等奖学生，可以免笔试直接进入技术面试；2.获一等奖及以上学生，可直接进入综合面试；3.华大九天企业专项奖等级等同全国奖对应等级待遇。华大九天赛题文档下载：https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=9a05ce7d0ac142c393cbf2e778b12a21华大九天赛题一：RF振荡器的设计题目：采用华大九天AetherMW全定制射频微波设计平台及其自带的PDK，其中有源器件使用指定0.18μm模型，无源器件使用rfmw库中理想器件，设计一款压控振荡器（VCO）电路，完成全部电路图设计和仿真的过程。*华大九天AetherMW全定制射频微波设计平台及其自带的PDK可通过报名申请获得，请进赛题交流群获取最新通知及操作指南。申请表下载链接：https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=9e14b5cf752747ef87364acffdd509ed参考以下架构：工作条件：使用无源理想器件时，需要将器件设置为有噪声模式（generatenoise=yes）；以下各项指标工作于电源电压1.6~2.0V（TT1.8V），温度-20~80℃（TT27℃），工艺corner（仅有源器件）包括SS/TT/FF。要求技术指标（考虑所有PVTcorner组合中最差前仿真值）：在VTune调节范围在[0.3V,Vdd-0.3V]区间，对应差分输出频率范围需要包含[100MHz,1GHz]，给出以0.1V为步进的V-F曲线（可以单调上升或下降，但不能出现拐点）（20分）；RMS噪声指标：在输出频率为1GHz时，使用PSS或HBNoise分析得到差分输出相噪≤-90dBc/Hz@100kHz，输出jitter≤1°(积分区间10k~100MHz)；给出测试电路和仿真结果（20分）；Deterministic噪声指标：在输出频率为1GHz时，当VDD以100ps边沿向下跳动50mV，求瞬态差分输出周期变化的差值范围在[0.999ns,1.001ns]之内，即周期变化不超过±1‰；给出测试电路和仿真结果（20分）；4.VCO正常工作电流(En=1)，Itotal≤2mA；给出测试电路和仿真结果（10分）；5.VCO关断电流(En=0)，Idown≤1uA；给出测试电路和仿真结果（10分）；6.提供Word版设计报告，详细阐述设计思路和设计过程、仿真结果（20分）。华大九天赛题二：版图自动布局布线问题*赛题二所用软件账号密码及学习文件可通过报名赛题获得，请进赛题交流群获取最新通知及软件操作指南。申请表下载链接：https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=d84dbbe42b7c4d13a1805f119a20665f1赛题背景IC模拟版图自动化的研究已久，然而随着市场的快速增长，与数字先比其水平远远不能满足快速电路性能迭代的需求。模拟集成电路中的大多数布局布线工作仍是由工程师手动处理的，但在纳米级IC时代，设计规则越来越复杂，电路性能要求越来越严格，手工布局布线是非常耗时且容易出错的。近年来，IC模拟自动化领域已取得了许多重要进展，借助人工智能等先进技术的助力，该领域也迎来了众多创新技术的涌现。在IC模拟布局问题中，目前研究多半为矩形框的Pack问题而不考虑矩形框内金属层的拼接，即器件之间不可以重叠，实际上IC模拟版图设计中经常采用共用漏源等方式来减少布局面积，在已有的研究中也表明考虑重叠的布局可以在基本不降低电路性能的前提下来减小面积。2赛题描述本题实际为考虑重叠影响的非器件级IC布局布线问题，由于实际应用还需要考虑诸多影响因素即性能指标，本题将对输入、输出、规则等做一定的简化以更着眼于算法本身的设计问题。2.1输入信息2.1.1连接关系以cdl网表给定目标设计的连接关系，如下所示为一反相器的连接关系，详细信息可参考每行末的注释内容。.subcktINVYA//定义子电路INV，输入为Y，输出为A，VSS和VDD已省略I0YAVSSN60//器件I0为NMOS，symbol为N60，漏栅源分别连接Y、A、VSSI1YAVDDP90//器件I1为PMOS，symbol为P90，漏栅源分别连接Y、A、VDD.endsINV//表示定义子电路INV结束2.1.2symbol信息2.1.1节中所给连接关系中不同器件的详细集合信息参数由symbol给定，注意不同的器件可能属于相同的symbol。如下为2.1.1节中所给反相器内symbolP60和symbolN60的具体几何参数：P90://描述P60的具体几何信息Boundary：(00)(20)(21.76)(01.76)//外边界，为左下、右下、右上、左上角点PortD:M1(0.5250.43)(0.7550.43)(0.7551.33)(0.5251.33)//漏端为M1层，角点信息同上PortG:GT(0.910.21)(1.090.21)(1.091.55)(0.911.55)//栅端为GT层，角点信息同上PortS:M1(1.2450.43)(1.4750.43)(1.4751.33)(1.2451.33)//源端为M1层，角点信息同上N60:Boundary：(00)(1.50)(1.51.62)(01.62)PortD:M1(0.2750.35)(0.5050.35)(0.5050.95)(0.2750.95)PortG:GT(0.660.13)(0.840.13)(0.841.17)(0.661.17)PortS:M1(0.9950.35)(1.2250.35)(1.2250.95)(0.9950.95)下图为所给symbol几何参数的版图示意图：图2-1所给反相器内symbol的版图示意图（左P90，右N60）2.1.3设计规则设计规则指的是在IC设计过程中必须遵循的一系列几何限制和工艺约束。这些规则涵盖了各种物理特性，包括晶体管尺寸、金属层间距、电路布局等，旨在确保集成电路的可靠性、性能和生产可行性。本题所给最终结果统一必须满足下述的设计规则要求：①GT层设计规则下图2-2为GT层各条规则的工程示意图：图2-2GT层设计规则下表2-1为GT层各条规则的具体含义描述及具体值：表2-1GT层设计规则具体值规则规则描述要求值AMinwidthofGTregions0.18umBMinspacebetweentwoGTregions0.18umCMinextensionofGTregionbeyondCTregion0.02umC1MinextensionofGTregionend-of-lineregionbeyondCTregion0.02um②M1层设计规则下图2-3为M1层各条规则的工程示意图：图2-3M1层设计规则下表2-2为M1层各条规则的具体含义描述及具体值：表2-2GT层设计规则具体值规则规则描述要求值AMinwidthofM1regions0.23umBMinspacebetweentwoM1regions0.23umCMinextensionofM1regionbeyondCTregion0.02umC1MinextensionofM1regionend-of-lineregionbeyondCTregion0.02um③CT层设计规则下图2-4为GT层各条规则的工程示意图：图2-4GT层设计规则下表2-3为GT层各条规则的具体含义描述及具体值：表2-3GT层设计规则具体值规则规则描述要求值AMinandmaxwidthofanCTregions0.22umBMinspacebetweentwoCTregions0.25um2.2输出信息要求程序以文本的方向输出最终的布局布线结果，以2.1节中所示反相器为例，其中一种可行的方案为：I0(10.65)R0//器件I0中心点的位置及旋转方向I1(1,2.18)R0//器件I1中心点的位置及旋转方向GT:(1,1.51)(1,1.17)//布线信息：GT层，后续为点链信息，分号分隔M1:(1.36,1.73)(1.36,0.95)//布线信息：M1层，后续为点链信息，分号分隔布线信息中默认线宽为最小线宽，如下图2-5所示为该解的实际版图效果：图2-5反相器实例最终结果示意图①旋转下表为各旋转枚举量所表示的实际含义：枚举值实际含义枚举值实际含义R0不旋转MX关于X轴对称R90绕中心点旋转90度MY关于Y轴对称R180绕中心点旋转180度MXR90等同于MX+R90R270绕中心点旋转270度MYR90等同于MY+R90②布线线宽为简化算法，线宽固定为对应层的最小线宽。两个点为一条线段，多线段间可由分号分隔，具体可参考2.3.4节中的输出结果。③版图绘制除了最终输出结果外需要额外使用PyAether生成Layout版图，主办方将提供完整的软件和工艺供参赛选手使用。2.3共用问题2.3.1基础描述本题器件间可以互相重叠来减小最终的面积，但必须满足如下条件：满足设计规则；满足连接关系；PMOS与NMOS管之间不可以重叠；2.3.2实际案例本节提供了一个实际测例，反应所述器件重叠后所带来的面积减小增益。2.3.3输入①连接关系.subcktAND2X1YABI0Ynet11VSSN60I1Ynet11VDDP90I2net11BVDDP42I3net11AVDDP42I4net14BVSSN42I5net11Anet14N42.endsAND2X1②器件信息P90:Boundary：(00)(20)(21.76)(01.76)PortD:M1(0.5250.43)(0.7550.43)(0.7551.33)(0.5251.33)PortG:GT(0.910.21)(1.090.21)(1.091.55)(0.911.55)PortS:M1(1.2450.43)(1.4750.43)(1.4751.33)(1.2451.33)N60:Boundary：(00)(1.50)(1.51.62)(01.62)PortD:M1(0.2750.35)(0.5050.35)(0.5050.95)(0.2750.95)PortG:GT(0.660.13)(0.840.13)(0.841.17)(0.661.17)PortS:M1(0.9950.35)(1.2250.35)(1.2250.95)(0.9950.95)P42:Boundary：(00)(20)(21.28)(01.28)PortD:M1(0.5250.43)(0.7550.43)(0.7550.85)(0.5250.85)PortG:GT(0.910.21)(1.090.21)(1.091.07)(0.911.07)PortS:M1(1.2450.43)(1.4750.43)(1.4750.85)(1.2450.85)N42:Boundary：(00)(1.50)(1.51.44)(01.44)PortD:M1(0.2750.35)(0.5050.35)(0.5050.77)(0.2750.77)PortG:GT(0.660.13)(0.840.13)(0.840.99)(0.660.99)PortS:M1(0.9950.35)(1.2250.35)(1.2250.77)(0.9950.77)2.3.4输出此处为可能的一种输出结果，可能并非最优解。①布局信息如下所示分别为布局部分输出文本及对应的布局图：I0(2.440.65)R0I1(2.442.18)R0I2(1.721.94)R0I3(11.94)R0I4(1.720.74)R0I5(10.74)R0图2-6布局信息图②布线信息如下所示为布线部分输出的问题及对应的布线图：GT:(1,1.51)(1,1.17);(1.72,1.51)(1.72,1.17);(2.44,1.51)(2.44,1.17);(2.44,1.385)(2.275,1.385)M1:(1.245,1.385)(0.64,1.385)(0.64,0.95);(1.36,1.73)(1.36,1.385)(2.455,1.385);(2.8,1.73)(2.8,0.95)CT:(2.365,1.385)图2-7布线图3评分标准3.1测试数据给定样本分为测试集和验证集，测试集向学生公开，验证所开发工具流程。验证集不向学生公开，用于检验学生所开发工具的通用性。规定1：样本中cell数量最高为50；规定2：工具从读入到得到结果运行时间上限为30分钟，学生可通过多线程、算法优化等来减少运行时间，基准服务器性能指标为：lscpuArchitecture:x86_64CPUop-mode(s):32-bit,64-bitByteOrder:LittleEndianCPU(s):160On-lineCPU(s)list:0-159Thread(s)percore:2Core(s)persocket:20Socket(s):4NUMAnode(s):4VendorID:GenuineIntelCPUfamily:6Model:85Modelname:Intel(R)Xeon(R)Gold6230CPU@2.10GHzStepping:7CPUMHz:799.932CPUmaxMHz:3900.0000BogoMIPS:4200.00Virtualization:VT-xL1dcache:32KL1icache:32KL2cache:1024KL3cache:28160Kfree-htotalMem:1.0TSwap:4.0G3.2打分器打分器将根据以下几个指标进行评判最终结果的优劣：1.【40%】输出结果是否符合输入电路连接关系，有无短路、断路的情况；主办方打分器将内置版图连接关系检查器，以确定最终输出结果的正确性。判分方法：总分100，存在一处断路/短路扣10分，总分若不为0则乘比重归入最终得分，否则最终得分归0；2.【20%】输出版图面积S，将根据最终器件的布局结果计算最终边界框及总面积S。判分方法：针对所有的作品进行从优（小）到劣（大）排序，面积最优（小）者为100分，面积最劣（大）者为0分，中间者根据面积分布线性打分，最终得分乘比重归入总分；3.【20%】输出版图布线线长L，将直接从输出的文件内计算得到。判分方法同第2条；4.【10%】PyAether生成Layout的正确性。正确得满分，否则不得分；5.【5%】工具运行总时间。判分方法同第2条；6.【5%】工具运行时所占总内存。判分方法同第2条；4参考文献以下书目涉及模拟自动化：COHNJM,GARRODDJ,RUTENBARRA,etal.AnalogDevice-LevelLayoutAutomation[C]//TheSpringerInternationalSeriesinEngineeringandComputerScience.1994GRAEBHE.AnalogLayoutSynthesis:ASurveyofTopologicalApproaches[C]//:SpringerPublishingCompany,Incorporated,2010:302.MARTINSR,LOURENçON,HORTAN.AnalogIntegratedCircuitDesignAutomation[C]//,2017传统模拟布局算法多采用B*Tree、SequencePair等表示法加上SimulatedAnnealing等元启发式算法获取最优解，当下也有利用人工智能进行模拟版图自动布局的研究。但这些研究多半不会考虑器件的重叠问题，此处所给文献只是一个参考，学生可借由此及其参考文献查阅其他已有的一些研究。Balasa,F.,S.C.MaruvadaandK.Krishnamoorthy(2004)."OntheExplorationoftheSolutionSpaceinAnalogPlacementWithSymmetryConstraints."IEEETransactionsonComputer-AidedDesignofIntegratedCircuitsandSystems23(2):14.Yun-Chih,C.,C.Yao-Wen,W.Guang-MingandW.Shu-Wei(2000).B*-trees:anewrepresentationfornon-slicingfloorplans.DAC,IEEE.Lin,M.P.-H.,Y.-W.ChangandC.-M.Hung(2016).Recentresearchdevelopmentandnewchallengesinanaloglayoutsynthesis.ASP-DAC,IEEE.Graeb,H.E.(2010).AnalogLayoutSynthesis:ASurveyofTopologicalApproaches,SpringerPublishingCompany,Incorporated.Martins,R.,N.LourençoandN.Horta(2017).AnalogIntegratedCircuitDesignAutomation.本题对布线的要求即算法难度并不高，以下是2023年所发表的一篇综述类论文，总结了到目前为止的大部分模拟布线算法：MARTINSRMF,LOURENçONCC2023.AnalogIntegratedCircuitRoutingTechniques:AnExtensiveReview.IEEEAccess[J],11:2169-3536.第七届中国研究生创芯大赛承办单位介绍第七届中国研究生创“芯”大赛承办单位华中科技大学坐落于湖北省武汉市，是国家教育部直属重点综合性大学、国家“211工程”重点建设和“985工程”建设高校之一，也是首批“双一流”建设高校。学校校园占地7000余亩，园内树木葱茏，碧草如茵，绿化覆盖率72%，被誉为“森林式大学”。学校师资力量雄厚，并遵循“应用领先、基础突破、协调发展”的科技发展方略，构建起了覆盖基础研究层、高新技术研究层、技术开发层三个层次的科技创新体系。华中科技大学集成电路学院以服务国家重大战略和区域经济发展为目标，承建集成电路科学与工程和电子科学与技术两个一级学科，电子科学与技术、集成电路设计与集成系统、微电子科学与工程三个国家一流本科专业，学院是全国同时拥有国家集成电路学院、国家集成电路产教融合创新平台、国家示范性微电子学院、国家集成电路人才培养基地、微电子学与固体电子学国家重点学科等集成电路领域五大国家级人才培养学科平台的6所高校之一。学院按照“国际视野、拔尖示范、协同育人、自主创芯、服务地方"的思路，通过人才培养、科学研究、学科建设“三位一体”，充分发挥产教融合优势，支撑和引领华中地区集成电路产业高速发展。武汉东湖新技术开发区简称东湖高新区，又称中国光谷、简称光谷，于1988年创建成立，是中国首批国家级高新区、第二个国家自主创新示范区、中国（湖北）自由贸易试验区武汉片区，并获批国家光电子信息产业基地、国家生物产业基地、央企集中建设人才基地、国家首批双创示范基地等。经过30多年的发展，东湖高新区综合实力和品牌影响力大幅提升，知识创造和技术创新能力提升至全国169个国家级高新区第一，成为全国10家重点建设的“世界一流高科技园区”之一。

格科微企业命题专项奖格科微企业命题专项奖专门用于奖励选择格科微企业命题的赛队，由企业专家评出。格科微企业命题专项奖是初赛奖，入围决赛的参赛队伍继续参加大赛决赛奖项评比，与初赛奖项互不冲突。奖项设置一等奖3支队伍，每队奖金1万元；二等奖8支队伍，每队奖金5千元；格科微-创芯大赛人才政策格科微电子（上海）有限公司希望从创芯大赛获奖学生中挖掘人才，并在招聘中提供快速通道。参加创芯大赛的获奖学生，投递芯片类岗位：1.获全国二等奖三等奖学生，可以免笔试；2.获一等奖及以上学生，可直接进入综合面试；3.格科专项奖等级等同全国奖对应等级待遇。格科微赛题文档下载https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=828908620b994074b2060e078659e214第七届中国研究生创“芯”大赛格科微企业命题赛题一：片上长距离高速低功耗数据传输电路设计课题背景：随着半导体技术的发展，芯片上集成的逻辑和存储单元数量急剧增加，这导致了对更高带宽、更低延迟和更高能效的需求。在芯片设计过程中，片上长距离数据传输对于芯片整体性能、功耗和信号完整性至关重要。高效的数据传输机制能够确保处理单元之间快速交换信息，从而提高整体芯片的处理能力。芯片全局互连及长距离高速数据传输越来越成为限制芯片速度的瓶颈之一，同时其在芯片功耗占比中也越来越高。在高速数据传输中，信号在长距离传输过程中容易受到衰减、串扰、噪声等影响，这可能导致数据错误和性能下降。因此，片上长距离数据传输是现代芯片设计中的一个关键方面，对于提高性能、降低功耗、保证信号完整性、支持高级架构等方面都至关重要。课题内容及要求：1.设计一款片上长距离高速低功耗数据传输电路，完成电路及版图设计。2.传输距离不少于15mm，单通道传输速度不低于1Gb/s，传输功耗不高于20fJ/b/mm。3.自行设计互连线宽及间距，在满足速度要求前提下，等效带宽(throughput,Gb/s/um)越高越好。4.为统一评价，建议采用65nm工艺完成设计，互连线金属层为M2，需考虑M1及M3布线的寄生并给出互连线寄生参数信息。5.可采用的电源电压为1.2V，如需其它参考电压需自行设计并计入总功耗。6.需考虑PVT变化、电源噪声、串扰、码间干扰、时钟抖动等非理想因素并完成后仿真，采用伪随机信号输入，给出眼图等仿真数据。评审得分点：1.调研与课题分析（15分）：针对课题要求进行充分调研，基于文献综述给出电路结构选择的理由。2.电路设计及仿真分析（40分）：电路设计符合题目要求，给出完整的设计及仿真分析报告，仿真结果（后仿真）达到各项指标要求。3.版图设计（10分）：满足题目要求，总面积尽量小。4.设计的新颖性（10分）：电路结构选择及电路设计具有创新性。5.指标的竞争力（10分）：综合指标具有竞争力，根据传输功耗及等效带宽进行评价。6.报告撰写（15分）：报告内容完整，思路清晰。课题目标：1.能够分析出课题主要设计要点，完成从前期调研到后期的后仿验证全部过程，完成设计报告，报告中包含所有课题内容；2.设计结果达到基本指标要求，最好能够与实验室固有研究课题相结合，使面积、功耗以及速度性能能够与调研结果可比；3.能够针对设计中遇到的问题，合作思考解决，设计中有一定的设计创新之处。评题输出：设计报告，包括调研分析、原理图、版图、仿真结果等。设计中的难点解决与团队合作过程心得小结。赛题二：片上低功耗SerDes发送端电路设计与实现课题背景：高速接口电路是许多高集成度芯片的主要输入/输出形式，在芯片之间以几百Mbps到几十Gbps的速度传输串行数据，可以快速高效地实现芯片之间的数据通信，在图像、显示、存储等需要大规模数据交互的应用中已经成为必不可少的电路模块。完整的高速接口电路通常包括发送端、传输信道、接收端三个部分组成，三个部分需要在协议和电气特性上保证一定的一致性和匹配性。高速接口传输的实现方式是多样的，常见的包括差分输出（LVDS,CML,MIPID-PHY），三态输出(MIPIC-PHY)，PAM4输出，不同的输出形式其电路结构和特性也存在一些差异。在图像传感器芯片应用中，高速接口电路的设计受到工艺、功耗和面积等因素的限制，同时需要考虑ESDEMI/EMC等性能可靠性问题，使得低功耗高速接口电路的设计成为产品升级过程中的一个重要技术突破点。课题内容及要求：1.完成一个单lane输出的低功耗高速Serdes发送端电路的原理图和版图设计，传输形式不限，要求等效输出数据率大于等于8Gbps（TT工艺下后仿真结果），输出阻抗50Ω，要求Sdd<-1dB@Nyquistrate,Scc<0dB@Nyquistrate;2.使用特征尺寸40~65nm的工艺设计，电源电压1.0~1.2V，限制版图可用金属层数为M1~M44层金属；3.设计中只有一个理想时钟源（频率自定），需要设计时钟分频模块以产生发送端电路中用到的所有不同频率、不同相位的时钟信号；4.规定单lane的输入并行数据为8位；5.考虑接口的ESD性能，所设计电路和版图需包含合理的ESD电路；6.仿真时在输出端加上2pF电容模拟PAD封装等对输出负载的影响；7.需要设计均衡电路（类型不限），分别给出带有信道负载模型的情况下开关均衡电路时的输出波形和功耗对比（使用提供的信道模型）；8.对通过信道负载模型输出的信号波形进行眼图叠加和抖动分析，说明抖动来源（输入数据给PRBS15pattern）；9.给出最终设计的模块功耗分布和功耗效率（pJ/bit）。评审得分点：1.完成电路及版图设计，输出完整报告；（40分）2.等效输出数据率大于等于8Gbps；（10分）3.版图绘制不超过4层金属；（10分）4.版图面积<30000um2，此要求针对的特征尺寸为65nm，如使用更先进工艺，要求会酌情提高；（10分）5.功耗效率<1pj/b，此要求针对的特征尺寸为65nm，如使用更先进工艺，要求会酌情提高；（10分）6.均衡电路的设计；（10分）7.ESD电路的设计；（5分）8.时钟方案的设计。（5分）课题目标：1.能够分析出课题主要设计要点，完成从前期调研到后期的后仿验证全部过程，完成设计报告，报告中包含所有课题内容；2.设计结果必须功能正确，最好能够与实验室固有研究课题相结合，使功耗、面积以及速度性能综合评分能够与调研结果可比；3.能够针对设计中遇到的问题，合作思考解决，设计中有一定的设计创新之处；4.不限输出形式（差分、三态、PAM4），不限电路架构（全速率、半速率、1/4速率），传输信道负载模型使用提供的信道模型。信道模型下载链接https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=d64487aeb97146be81a82d18434c63ac评题输出：1.电路设计报告，包括调研分析、原理图、版图截图、功能和功耗仿真等（原理图，版图，时钟方案选择，ESD电路，功能正确速度达到要求，均衡功能及仿真结果，带信道负载模型仿真对比）；2.输出眼图和抖动仿真结果与分析，以及功耗分布和功耗效率仿真结果；3.设计中的难点解决与团队合作过程心得小结。赛题三：低噪声电荷泵设计课题背景：消费电子芯片中，一些模块常需要被高于电源电压的高压驱动。综合考量效率、噪声、成本等因素，相比于传统的DC-DC转换电路，电荷泵（chargepump）作为传统的升降压电源转换电路，有很大的优势。因此，电荷泵在各种消费类电子芯片中，有着广泛的应用。一般的，为了提高电荷泵的驱动能力，会设计较大的飞电容，对应飞电容的驱动电路的尺寸也会相应的增加，而驱动电路在翻转时存在很大的动态功耗，会对电源、地造成冲击，进而影响其他模块的性能，因此对电源、地的冲击较小的电荷泵设计成为急需解决的难题课题内容及要求：1.完成电荷泵电路的原理图和版图设计，片内可用电容<100pF；2.外部可供理想时钟，频率100MHz；3.电荷泵输出可带负载>1mA；4.电源电压2.8V，输出电压可编程3V~4V，档间距0.1V；5.空载情况下，电荷泵静态电流<1.5mA;6.负载1mA情况下，电荷泵工作过程中对电源、地的动态峰峰差值电流<0.5mA；7.负载1mA情况下，电荷泵输出电压纹波<2mV；8.输出电压在3V-4V之间，电荷泵整体效率均超过60％；9.整体芯片面积<160,000um2；10.建议采用0.18um~40nmCMOS工艺，成本考虑不建议采用特殊器件（如naticve管、lvt管、MIM电容等）。评审得分点：1.完成电路及版图设计，输出完整设计报告；（40分）2.电荷泵可带负载>1mA；（5分）3.空载时静态电流<1.5mA；（10分）4.版图面积<160,000um2；(5分）5.负载1mA情况下，输出电压纹波<2mV；(10分）6.输出电压在3V-4V之间，电荷泵整体效率均超过60％；（10分）7.负载1mA情况下，工作过程中对电源、地的动态峰峰差值电流<0.5mA；(20分）以上仿真指标以TT工艺角后仿真结果为准课题目标：1.检索文献，对比实现低噪声电荷泵电路架构的优劣；2.理论推导出各性能指标；3.搭建电路，仿真电路各项指标，并与计算值对比；4.绘制完整版图，进行后仿真，并与前仿指标进行对比。评题输出：完整的设计报告（word及PPT文档，其中，word文档为详细设计报告，PPT文档为演示报告。包括电路图截图、关键电路管子尺寸、版图截图、详细理论分析、计算结果、仿真截图、计算值仿真值对比表。）理论分析、计算结果、仿真结果能相互验证，形成强逻辑链。赛题四：高密度、低功耗SRAM设计课题背景：随着图像传感器像素增长，且图像算法的逐渐丰富，对传感器片上存储的要求也越发强烈。SRAM作为一种常见的计算机内部存储器类型，用于存储和访问数据。与动态随机存取存储器（DRAM）相比，SRAM具有更快的访问速度、较低的功耗和不需要刷新操作等优点。它被广泛应用于高速缓存、寄存器文件和其他需要快速读写访问的存储系统中。在现代图像传感器中，SRAM在整个芯片的面积和功耗等开销上逐步增加，因此提高SRAM的密度，降低功耗变得愈发重要。在SRAM设计中，bitcell的尺寸受SNM等因素的制约，需利用新技术突破面积与速度等的平衡。如何设计出高密度，低功耗的SRAM是设计的难题。课题内容及要求：1.设计一款2048words*32bit的同步单端口sram，单工操作，输入输出位宽为32bit，总容量64Kb，完成电路及版图设计。2.SRAM读写频率大于等于500MHz。3.BitCell使用6T结构,且所有管子（上拉P管，传输N管，下拉N管）的Idsat均相等，偏差不超过5%。4.满足-10C到85C，TTFFSSSFFS工艺角及正负10%电源波动要求5.满足3sigma的失配下，读写功能正确6.建议使用特征尺寸≤65nm的CMOS工艺设计，可采用电源电压为工艺中标准数字逻辑电压，基本为1.2V或以下。7.版图走线限制为4层金属，即M1-M4评审得分点：1.电路设计及仿真分析（30分）：SRAM设计符合题目要求，给出完整的设计及仿真分析报告，仿真结果（前仿真）达到各项指标要求。2.版图设计（30分）：完成版图设计，仿真结果（后仿真，包括各个corner）达到各项指标要求，如果未全部满足，酌情扣分。3.面积功耗表现（20分）：基于当前工艺平均水平，其功耗和面积表现出竞争力。需提供同工艺水平的相似产品对比。4.设计的新颖性（20分）：电路设计具有创新性，如采用读写辅助等。课题目标：1.能够分析出课题主要设计要点，完成从前期调研到后期的后仿验证全部过程，完成设计报告，报告中包含所有课题内容；2.设计结果必须功能正确，最好能够与实验室固有研究课题相结合，使面积、功耗以及速度性能综合评分能够与调研结果可比；3.能够针对设计中遇到的问题，合作思考解决，设计中有一定的设计创新之处。评题输出：1.设计报告，包括调研分析、原理图、版图、仿真结果等。2.设计中的难点解决与团队合作过程心得小结。赛题五：高PSRR低噪声RAMP设计课题背景：当今消费电子市场中，CMOS图像传感器被广泛应用与手机、安防与车载的摄像与视频录制中。其中像素单元完成光信号到电信号的转化，电信号经过ADC量化成数字信号后在数字域进行图像的一系列去噪算法处理。SSADC(SingleSlopeADC)因其结构简单、面积小、易于复制等优势十分适合于CIS的列内并行模数转换。在SSADC中，斜坡产生电路作为比较的参考电压，它的性能优劣对整个图像的readnoise和rownoise性能至关重要。为此，本赛题希望用CMOS工艺实现一个高PSRR低噪声的斜坡产生电路，完成原理图的搭建、前仿真、版图绘制和后仿真工作，并完成设计报告的撰写以及相关设计心得。课题内容及要求：（1）设计一个斜坡发生电路，架构自定义，默认的斜率为500uV/ns（1倍），能够实现1倍、1/2倍、1/4倍、1/8倍、1/16倍的斜率倍数调节，向上或向下的斜坡均可。（2）能够控制斜坡产生的开始和结束。（3）设计中如需要时钟，可采用理想时钟（无需做PLL），但基准电压电流、电阻和电容必须用实际的，spicemodel中noise类型为typical(不允许用best)。（4）模拟电源电压2.8V,数字电源电压1.2，斜坡电压范围为1V，负载电容为50pF。（5）工艺节点建议使用90nm以下。（6）后仿需要满足的性能指标如下：①PVT全corner下斜坡的斜率变化<5%(不允许每个corner单独trim)；②INL<2LSB(无需MC仿真)；③DNL<0.03LSB(无需MC仿真)；④PSRR@斜坡中间点(△V=0.5V)低频:<-60dB中频1MHz:<-35dB；⑤功耗<10mA；⑥Noise@斜坡中间点(△V=0.5V)<100uV（噪声频段1Hz~1GHz）；⑦面积<300000um2；⑧输出达到稳定时间(7τ)<100ns。注：1LSB=500uV，除①外其它指标仅需TTcorner以及默认斜率下满足即可。评审得分点：（1）调研各种电路架构，给出选定架构的理由（10分）。（2）完成电路和版图设计及仿真、斜坡基本功能无误，满足课题内容(1)~(4)的要求（30分）。（3）各项性能指标是否满足（50分），其中满足PSRR④、noise⑥指标各得10分，满足其它项指标各得5分；如不满足指标要求，但能够分析不满足的原因，并提出合理的改善方案也可酌情加分。（4）设计是否具有创新点（10分）。在满足各项指标要求下，面积越小功耗越低视为更优的设计。课题目标：1.能够分析出课题主要设计要点，完成从前期调研到后期的后仿验证全部过程，完成设计报告，报告中包含所有课题内容；2.设计结果必须功能正确，最好能够与实验室固有研究课题相结合，使面积、功耗以及速度性能综合评分能够与调研结果可比；3.能够针对设计中遇到的问题，合作思考解决，设计中有一定的设计创新之处。评题输出：（1）电路设计原理图和版图以及关键的仿真结果数据。（2）完整的设计报告。（3）团队设计过程中存在的难点以及可分享的合作心得。赛题六：nA级低失调轨到轨单位增益运放设计课题背景：消费电子设备，全面屏的普及以及终端客户对娱乐和游戏场景的越来越多的应用，使得芯片和设备的功耗越来越成为了制约消费电子使用的瓶颈。运算放大器电路是高精度模拟和混合模块设计中最重要的组件之一，其广泛用于实现积分器，微分器，信号缓冲，采样保持电路，模拟信号处理等电路中。而运放的关键参数包括，共模抑制比，输出摆幅，增益，摆率，输入共模范围，电源抑制比，功耗，噪声谱密度，输入输出阻抗等，根据具体应用和设计，考虑到集成电路中实现的运放的一些非理想特性，设计者们会做一定的权衡设计tradeoff。因此，为了追求实现极低功耗，长时间续航的同时，实现宽范围动态响应成为了新的设计挑战。nA级低失调轨到轨输入输出的运放设计成为急需解决的难题。课题内容及要求：1.基于CMOS工艺，完成nA级低失调Rail-to-Rail单位增益运放电路的电路设计和版图设计；包含所有工艺角（TT，FF，SS，SF，FS），温度-40~85℃及电源电压5.2-5.5V后仿真结果；2.输入/输出电压范围0.1V~5.1V；增益>80dB,相位裕度>45度,静态功耗<100nA（不包含实现第3条内容的功耗）。3.低失调offset<1mV（3sigma);4.输入幅度0.2-5.0V-0.2跳变时，输出电容上的电压，上升时间Tr（1%-99%）和Tf下降时间（99%-1%）都<3us。5.以上1-4，运放的输出到地的负载模型=输出电阻R串联输出电容C连接到地；其中R=10K，C=50pF。评审得分点：1.完成课题内容及要求1得20分；2.完成课题内容及要求2得30分；3.完成课题内容及要求3得分10分；4.完成课题内容及要求4得分10分；5.同时完成1,2,3,4指标前提下，功耗最低+5分，面积最优+5分；6.架构创新+10分，电路创新+10分，总分100分。7.未完成版图，总分-10分；指标3仅通过增加输入对管面积来实现的，总分-10分。课题目标：1.检索文献，对比实现nA级低失调Rail-to-Rail单位增益运放电路可行方案架构；(可选但不限于classAB架构）2.理论分析出达成课题指标的关键因素；3.搭建电路，仿真迭代电路各项指标，并与分析计算值对比。4.绘制完整版图，进行后仿真，并与前仿指标进行对比；评题输出：1.完整的设计报告，包括电路图截图、版图截图、详细理论分析、计算结果、仿真截图、计算值仿真值对比表。2.各工艺角下的管子工作状态(包含VGS/VDS/VTH/饱和/线性/亚阈值区等信息)的文档。赛题七：低温漂片上时钟基准的设计课题背景：时钟基准是电子设备中的核心组件，其作用是产生稳定的频率信号，为系统提供精确的参考时钟。时钟基准按集成方式，可分为片外和片上两种。片外时钟基准一般是指晶体振荡器，通过外部连接与芯片进行通信，优点是精度和稳定性高，但缺点在于频率固定，功耗高以及面积大，在一定程度上提高了系统的整体成本。片上时钟基准通常由振荡器实现，关注的指标包括功耗、面积、频率、温漂等，其中温漂是一个关键的考量，体现了基准的频率稳定性，如何在保证其他指标的同时，尽可能实现低温漂，是片上时钟基准的一个重要的研究方向。课题内容及要求：1.完成一个片上时钟基准的电路和版图设计，要求:（以下结果均为后仿真，MOScorner=TT/SS/FF/SF/FS，REScorner=TT，CAPcorner=TT）：TEMP=27℃，中心频率40MHz±2%，频率调节范围≥±25%，输出方波，占空比50%±5%TEMP=-40℃~85℃，频率调节范围内功耗≤100uW温度-40°C~85°C下，中心频率温漂≤±0.15%（频率偏差/中心频率≤±0.15%，对应温度系数≤24ppm/℃)版图面积≤0.1m㎡2.电源纹波对频率的影响不做定量要求，越小越好3.基于CMOS工艺，特征尺寸和电压不限，非LC结构（考虑产品成本和工艺兼容性）4.电路可以是纯模拟或者数模混合电路，无片外电容电感。评审得分点：总分100分：1.完成课题调研与课题分析，电路架构选择，得10分。2.完成电路设计及仿真，文档清晰并突出创新，得30分；满足A+5分，满足BC各+10分。3.版图设计满足D得5分。4.温漂最优+10分，功耗最低+5分，面积最小+5分。5.电路架构创新+1~10分。课题目标：1.检索文献，对比实现片上晶振可行方案，加入产品和工程化的考量；2.理论分析出达成课题指标的关键因素，提出可行的创新点；3.搭建电路，仿真迭代电路各项指标，并与分析计算值对比。4.绘制完整版图，进行后仿真，并与前仿指标进行对比；评题输出：完整的设计报告，包括电路图截图、版图截图、详细理论分析、计算结果、仿真截图、与现有文献对比表等；如果有数字模块，需附上数字代码；如果有参考文献，需附上参考文献列表。第七届中国研究生创芯大赛承办单位介绍第七届中国研究生创“芯”大赛承办单位华中科技大学坐落于湖北省武汉市，是国家教育部直属重点综合性大学、国家“211工程”重点建设和“985工程”建设高校之一，也是首批“双一流”建设高校。学校校园占地7000余亩，园内树木葱茏，碧草如茵，绿化覆盖率72%，被誉为“森林式大学”。学校师资力量雄厚，并遵循“应用领先、基础突破、协调发展”的科技发展方略，构建起了覆盖基础研究层、高新技术研究层、技术开发层三个层次的科技创新体系。华中科技大学集成电路学院以服务国家重大战略和区域经济发展为目标，承建集成电路科学与工程和电子科学与技术两个一级学科，电子科学与技术、集成电路设计与集成系统、微电子科学与工程三个国家一流本科专业，学院是全国同时拥有国家集成电路学院、国家集成电路产教融合创新平台、国家示范性微电子学院、国家集成电路人才培养基地、微电子学与固体电子学国家重点学科等集成电路领域五大国家级人才培养学科平台的6所高校之一。学院按照“国际视野、拔尖示范、协同育人、自主创芯、服务地方"的思路，通过人才培养、科学研究、学科建设“三位一体”，充分发挥产教融合优势，支撑和引领华中地区集成电路产业高速发展。武汉东湖新技术开发区简称东湖高新区，又称中国光谷、简称光谷，于1988年创建成立，是中国首批国家级高新区、第二个国家自主创新示范区、中国（湖北）自由贸易试验区武汉片区，并获批国家光电子信息产业基地、国家生物产业基地、央企集中建设人才基地、国家首批双创示范基地等。经过30多年的发展，东湖高新区综合实力和品牌影响力大幅提升，知识创造和技术创新能力提升至全国169个国家级高新区第一，成为全国10家重点建设的“世界一流高科技园区”之一。

概伦电子赛题专项奖设置:概伦电子赛题专项奖专门用于奖励选择概伦电子赛题的获奖赛队。概伦电子专项奖是初赛奖，参赛赛队可同时参加大赛执行委员会组织的其他大赛奖项的评审和获奖。一等奖2队，每队奖金1万元二等奖6队，每队奖金0.5万元概伦电子-创芯大赛人才招聘政策：概伦电子公司鼓励和支持技术部门从创芯大赛获奖学生中挖掘人才。在校招过程中，本次创芯大赛获奖学生可以跳过笔试，直接进入面试环节，概伦电子公司将优先为获奖学生提供岗位实习的机会。概伦电子赛题文档下载链接：https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=dee0d903cd8d4430b330146298b9f5a5概伦电子软件申请表下载链接：https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=ebcbb7a197a14b9bb0aa9142f3309a91概伦电子软件工具申请软件的条件及软件发放方式如下：1、队伍需要报名概伦电子赛题2、软件申请表文件作为附件，通过学校官方后缀邮箱发送至chenld@primarius-tech.com并抄送439905053@qq.com3、邮件命名规则：创芯大赛概伦电子赛题XXX-学校-队伍名称4、完成以上两个条件的报名队伍，概伦电子将在审核确认后每周三及周五发放软件及账号5、因软件账号需要自行注册，请加入概伦电子企业命题交流群，以便获取更多概伦电子最新通知。加群方式详见大赛官网概伦电子赛题页面6、若有其它疑问请联系秘书处微信cpicic-ctri概伦电子全定制电路设计平台NanoDesigner介绍概伦电子全定制电路设计平台NanoDesigner为客户提供一个灵活、可扩展的存储和模拟/混合信号IC设计平台，支持原理图设计、智能化版图编辑、交互式物理验证以及电路设计优化。该产品界面直观、易操作，无缝集成概伦电子的电路仿真NanoSpice系列引擎、良率导向设计平台NanoYield、大容量波形查看器NanoWave与其它SPICE仿真器，全面兼容OpenAccess数据库等业界标准文件、各类标准工具接口，还支持强大的电路查看、编辑、自动连接等功能选项，真正做到整合原理图与版图设计、电路仿真与分析、物理验证与设计自动化于一体，为以各类存储器电路、模拟电路等为代表的定制类芯片设计提供完整的EDA全流程，从而极大地提升设计效率。赛题一：数字caplessLDO的设计设计描述请使用概伦电子提供的电路/版图设计工具NanoDesigner，spice仿真工具NanoSpice,以及数字逻辑仿真工具VeriSim,基于概伦电子提供的PDK(PDK会随软件包上传至云，仅可使用该PDK所提供器件)，设计一个数字caplessLDO。要求该LDO的输出电压0.8~1.5V可调（step=0.1V），负载大于5mA,纹波小于10mV,过冲<0.2V,响应时间<5μs,电源电压范围为1.8V~3.6V，不可使用外接电容，片上电容最大可用到200pF,有一个100MHz外部时钟可用，同时有一个片外1.2V基准电压可用。任务1、给出所设计数字caplessLDO的toplevel框架图。阐述该LDO各组成模块的基本功能和工作原理。完成所设计数字caplessLDO的模拟部分电路图，解释模拟部分的工作原理，并逐一解释所选用的器件及器件参数的设定；完成所设计数字caplessLDO的数字部分的详细算法流程图，并用verilog实现。任务2、完成所设计数字caplessLDO的电路仿真工作,包括模拟电路仿真，数字电路仿真，以及混合仿真结果，给出仿真的testbench，以及TypicalPVT(TT/3.3V/25℃)下的仿真结果，包括输出电压范围，纹波，响应时间，过冲，功耗，电流效率等，并估算模块面积，给出设计报告。任务3、完成各PVTcorner(P:SS/TT/FF,V:3.6V/3.3V/2.5V/1.8V,T:125℃/25℃/-40℃)下的仿真工作。给出包括输出电压范围，纹波，响应时间，过冲，功耗，电流效率等的关键参数。评分细则描述：完成数字caplessLDO的toplevel框架图，解释该LDO各组成模块的基本功能和工作原理。（10分）完成数字caplessLDO的模拟部分电路设计，能合理解释各模块电路的基本功能和工作原理，各器件的选择以及器件参数的设定合理。（10分）完成数字caplessLDO的数字部分算法设计，用verilog实现并成功验证。（10分）Testbench搭建及模拟数字混合仿真结果基本正确，在typicalPVT(TT/3.3V/25℃)下LDO输出符合要求，其他参数，包括估算模块面积，lineregulation,loadregulation都在合理范围。（15分）各PVT下LDO输出纹波尽可能小：评分标准可参照以下要求。（10分）>15mV1~3分10mV~15mV3~5分5~10mV5~8分<5mV8~10分各PVTcorner下的仿真静态电流尽可能小（负载=0mA），评分标准可参照以下要求。（10分）>20μA1~3分10μA~20μA3~5分5μA~10μA5~8分<5μA8~10分各PVTcorner下的满负载电流效率尽可能大（负载=5mA），评分标准可参照以下要求。（10分）<80%1~3分80%~90%3~5分90%~95%5~8分>95%8~10分各PVTcorner下，从0负载跳变到满负载，以及满负载跳变到零负载的过冲尽可能小（负载=5mA，输出电压0.8V/1.0V/1.2V/1.5V），评分标准可参照以下要求。（10分）>0.4V1~3分0.2V~0.4V3~5分0.1V~0.2V5~8分<0.1V8~10分有明显结构创新，算法创新或电路创新的设计，该项可以获得高分。（15分）概伦电子建模软件MeQLab介绍MeQLab是一款灵活的跨平台建模软件，为器件模型提取提供了完整的解决方案：从S参数测试，大、小信号建模，QA到建模报告自动生成，满足全流程建模应用。该软件支持全面的Compact模型如FinFET、GANASM-HEMT，子电路模型,Verilog-A模型,以及基于子电路的BSIM模型衍生的高压模型的提取。MeQLab内置NanoSpice仿真器，同时支持链接外部仿真器（如HSPICE、Spectre等)，且支持多仿真器的并行仿真验证。该软件集成了丰富的射频建模应用模板，同时开放脚本编程环境，支持灵活的用户自定义设置如去嵌程序、模型自动提参流程设计、大信号仿真数据处理，满足硅基或者化合物工艺器件建模应用。赛题二器件建模题A描述及要求使用概伦电子的建模软件MeQLab完成HBT器件的直流，大、小信号特性建模。HBT器件不限定类型，可以是III-V族或者GeSiHBT，同时提供“自选数据(实测或TCAD仿真数据)+自选模型”和“参考数据（IV/Spar）+参考模型”2类选项。任务1、任选一类HBT结构，简述其器件工作机理、结构设计优化思路和工艺制备流程，并指出其相对于硅基工艺制备的普通BJT的优势。（20分）器件工作机理（5分）结构设计优化思路（5分）工艺制备流程（5分）对比普通SiBJT的优势（5分）任务2、基于选定的HBT器件类型给出模型的等效拓扑结构，选择“参考数据+参考模型”或“自选数据+自选模型”在MeQLab建模平台完成从DC到RF小信号模型参数的提取。（55分）给出并解析模型的拓扑结构，结合所选模型简评主流HBT模型分类及优缺点（15分）给出DC提参流程并完成相关参数提取（15分）给出小信号提参流程并完成相关参数提取（15分）模型拟合精度（10分）任务3、完成大信号模型验证（谐波仿真,Pout/PAEvsPin等）（15分）任务4、给出本次建模报告和模型文件，并进行综合性小结。（10分）任务5、（可选加分项，可累加）设计应用电路完成模型验证（+10分）自建模型（+10分）用实测大信号数据（自选数据选项）进行模型验证（+10分）赛题三器件建模题B描述及要求使用概伦电子的建模软件MeQLab完成下列任务针对某一器件，完成器件结构和工艺流程解析、建模、参数提取及拟合精度分析。不限定器件类型、制备工艺，例如可以是MOSFET、BJT、diode等器件。绘制并给出该款器件的结构剖面图及完整的制备工艺流程，给出该款器件的关键电性能指标并分析器件用途。（20分）给出通过仿真或实测达到的该器件关键电性能值，明确说明是仿真值还是测量值。详细叙述影响该器件性能的物理效应，以及在器件模型中这些物理效应的表征方式，要求至少给出三个器件物理效应，且针对该器件，物理效应考虑越详尽，得分越高。（30分）给出该款器件的器件模型，并详细叙述模型参数的提取流程。参赛队伍自建模型、加入大信号模型验证都将获得加分。（30分）给出该款器件模型文件及拟合误差报告。注：模型拟合精度越高，得分越高。（20分）第七届中国研究生创芯大赛承办单位介绍第七届中国研究生创“芯”大赛承办单位华中科技大学坐落于湖北省武汉市，是国家教育部直属重点综合性大学、国家“211工程”重点建设和“985工程”建设高校之一，也是首批“双一流”建设高校。学校校园占地7000余亩，园内树木葱茏，碧草如茵，绿化覆盖率72%，被誉为“森林式大学”。学校师资力量雄厚，并遵循“应用领先、基础突破、协调发展”的科技发展方略，构建起了覆盖基础研究层、高新技术研究层、技术开发层三个层次的科技创新体系。华中科技大学集成电路学院以服务国家重大战略和区域经济发展为目标，承建集成电路科学与工程和电子科学与技术两个一级学科，电子科学与技术、集成电路设计与集成系统、微电子科学与工程三个国家一流本科专业，学院是全国同时拥有国家集成电路学院、国家集成电路产教融合创新平台、国家示范性微电子学院、国家集成电路人才培养基地、微电子学与固体电子学国家重点学科等集成电路领域五大国家级人才培养学科平台的6所高校之一。学院按照“国际视野、拔尖示范、协同育人、自主创芯、服务地方"的思路，通过人才培养、科学研究、学科建设“三位一体”，充分发挥产教融合优势，支撑和引领华中地区集成电路产业高速发展。武汉东湖新技术开发区简称东湖高新区，又称中国光谷、简称光谷，于1988年创建成立，是中国首批国家级高新区、第二个国家自主创新示范区、中国（湖北）自由贸易试验区武汉片区，并获批国家光电子信息产业基地、国家生物产业基地、央企集中建设人才基地、国家首批双创示范基地等。经过30多年的发展，东湖高新区综合实力和品牌影响力大幅提升，知识创造和技术创新能力提升至全国169个国家级高新区第一，成为全国10家重点建设的“世界一流高科技园区”之一。

“中国光谷·华为杯”第七届中国研究生创“芯”大赛参赛说明一、时间及地点报名启动时间：2024年4月12日报名截止时间：2024年6月23日初赛作品提交截止时间：2024年7月1日决赛时间：2024年8月中旬决赛地点：华中科技大学二、参赛办法1.中国大陆、港澳台地区在读研究生（硕士生和博士生，含留学生）和已获得研究生入学资格的大四本科生（需提供学校保研、录取证明）及国外高校在读研究生均可参赛。2.以参赛队为基本报名单位，每个参赛队由两至三名学生组成。每个参赛队可选指导教师一名或两名，设置队长一名。每位指导教师至多指导三个参赛队，每位参赛队员只能加入一个参赛队。3.大赛官网：https://cpipc.acge.org.cn/cw/hp/10。参赛队在大赛官网上注册、完善报名信息、组队。参赛队所在研究生培养单位进行资格审核后，参赛队在官网上提交参赛作品。4.在初赛阶段，参赛队可以选择自主命题，也可以选择企业命题。对于选择企业公开命题的参赛队，其作品将由企业进行评审。企业公开命题的要求详见官网。5.意向报名多道企业命题的参赛队伍，在报名与提交作品时请与秘书处（微信号cpicic-ctri）联系报备，确保赛题作品顺利提交至各企业评审。6.报名截止日期为6月23日，作品上传截止日期为7月1日。三、作品要求1.参赛作品面向集成电路设计方向、半导体器件与工艺方向、EDA算法与工具设计方向，可以结合研究课题，提交相关的创意、创新或创业作品，具体方向与细分领域如下：集成电路设计方向细分领域：1.模拟、2.数据转换器、3.数字系统与电路、4.图像MEMS医疗显示等接口、5.机器学习与人工智能、6.存储、7.电源管理、8.射频技术与无线系统、9.有线传输、10.前沿领域与交叉学科。半导体器件与工艺方向细分领域：1.先进逻辑器件、2.新兴电子器件、3.存储器、4.射频器件、5.光电子芯片、6.功率器件、7.传感器、MEMS及生物电子器件。EDA算法与工具设计方向不再进行领域细分。2.参赛作品所属细分领域可以是一到两个，参赛队认为作品涉及除报名题目外的其他领域，可在作品提交时具体标注。3.参赛作品为带语音讲解的PPT和附件。附件包括但不限于参赛团队照片、必要的技术文档、样机照片等。创“芯”大赛不要求参赛队伍提交实物。4.PPT是初赛评审的主要依据，包括但不限于应用背景、设计原理、创新创意、功能/性能演示等内容，PPT必须提前录制语音讲解，并可以动画、视频等形式展示，播放时间不超过8分钟。5.参赛团队照片2张，其中全体成员（包括指导教师）合影1张，全体成员在参赛单位标志物前合影1张，单个图片大小不超过2MB。6.将PPT和附件打包在一个文件夹中并压缩，命名为“参赛单位-参赛队-作品名称-细分领域1（必选）-细分领域2（可选）”并提交至大赛官网。7.参赛队伍需将作品成果按照大赛规定的格式提供成果表格（包括：论文、专利、学术奖项、其他赛事获奖情况），并将电子版作为附件提交。如参赛队伍所提交成果中三位参赛队员名字均不在作者名单中，或参赛作品相关成果经查无参赛队员名字，即视为审查不通过。成果为学术性成果或者奖励，成果清单模板下载：http://cpipc.acge.org.cn/sysFile/downFile.do?fileId=89e255c29cc84acaacd912c9f6fba94d8.需在PPT和文档中提供三位参赛队员的在参赛作品内容上的贡献程度，写明具体所作工作及对应成果。PPT模板下载：https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=99974456bd7b4310846963cdacd598429.参赛队伍/队员曾在往届创“芯”大赛中获得过二等奖及以上奖项的，需在作品文件中说明参赛作品与获奖作品相比的新进展和新成果。10.参赛作品的知识产权归属于参赛队伍所有，鉴于创“芯”大赛作品评审的特点，需要保密的内容不得在作品设计PPT和附件中体现。四、评审办法1.创“芯”大赛分为两级评审：初赛评审和决赛评审。初赛评审采用网络或会议评审的方式进行。决赛为现场赛，采用答题、答辩及竞演相结合的方式进行。2.初赛评审方式不要求参赛队员到达评审现场，评委通过参赛作品的电子文档进行评审。如有需要，评委可要求参赛队员通过QQ、微信等通讯工具进行视频、语音远程答辩，以求对参赛队和参赛作品充分了解，做出合理的评审决定。3.创“芯”大赛决赛包括三个环节：答题、答辩、竞演。4.答题环节。该环节由基础题及上机设计两部分组成。参赛队的每位成员须独立完成基础题，其平均分作为参赛队的基础题成绩；上机设计题分为集成电路设计类、半导体器件与工艺类及EDA算法与工具设计类，具体题目设置详见决赛通知，参赛队任选其中一个方向并集体完成。此环节的综合成绩排名前50名的参赛队伍晋级答辩环节，其他参赛队伍不参加答辩环节。5.答辩环节。所有晋级的参赛队参加答辩环节，答辩内容为初赛阶段提交的参赛作品的现场演讲，并回答评委的提问。选取前16个队伍参加竞演环节。6.竞演环节：每个参赛队进行路演，并回答评委问题，由评委及现场观众共同打分，得出最终名次。前3名为本届创“芯”之星荣誉的获得者。五、奖项设置和奖励办法1.创“芯”大赛决赛设团队一等奖、二等奖、三等奖，优秀指导教师奖，优秀组织奖等奖项。2.团队一等奖16名，前三名队伍获得“创芯之星”荣誉称号，奖金5万元，获奖证书、奖杯，其余队伍获得奖金2万元，获奖证书；团队二等奖40名，奖金8千元，获奖证书；团队三等奖若干名，获奖证书；最佳指导教师奖若干名，获奖证书；优秀组织奖若干名，获奖证书；初赛团队优秀奖若干名，获奖证书。3.企业命题具体内容及专项奖信息见竞赛官方网站。4.决赛各个奖项均获得由组委会统一颁发荣誉证书。六、其他1.决赛期间，参赛队餐费、住宿费由组委会负责，差旅费等其它费用自理。2.不能组队参加本届竞赛的单位可以派员进行观摩，每个单位可派1-2名代表，观摩人员交通费和住宿费用自理，承办单位将提供有关方便。具体观摩方案请关注后续通知。3.进入决赛的参赛队必须自带电脑（及网线转接口）。决赛现场将为每个参赛队伍提供3个标准有线网络接口，可连接至大赛服务器。大赛服务器所需接口软件及服务器内安装的软件列表将于决赛前提供，请关注后续通知。4.根据实际情况，结合大赛评审的实际需要，部分赛事时间节点可能会产生变化，具体时间调整另行通知，相关事宜详见大赛官方网站。5.大赛解释权归大赛组委会。七、大赛组委会联系方式秘书处联系人：张逸轩联系电话：0592-5776165；17606905288邮件地址：cpicic@163.com单位：清华海峡研究院承办单位联系人：朱玉玲联系电话：027-87792600；15271921849邮箱：zhuyuling@hust.edu.cn单位：华中科技大学

Cadence企业命题专项奖Cadence企业命题专项奖专门用于奖励选择Cadence企业命题的赛队，由企业专家评出。Cadence企业命题专项奖是初赛奖，入围决赛的参赛队伍继续参加大赛决赛奖项评比，与初赛奖项互不冲突。一等奖赛队1支，每队奖金1万元；二等奖赛队3支，每队奖金5千元；Cadence-创芯大赛人才政策Cadence公司鼓励技术部门从创芯大赛获奖学生中挖掘人才。在招聘中，获奖学生可以直接进入HR面试环节，或通过Cadence实习直通车，优先为获奖学生提供实习生岗位机会。另外，Cadence公司还可以为在Cadence实习并有志于进一步出国深造的同学提供推荐信（Cadence标准格式化版本）。Cadence赛题文档下载https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=f5833639603a47eaa8f6555b980512d5Cadence出题人介绍赛题https://www.bilibili.com/video/BV1Kz421k7d7/?share_source=copy_web&vd_source=731983d24066c046753f8a80d7ad6bd5第七届中国研究生创芯大赛Cadence企业命题：3D电容抽取算法背景知识l静电容能通过静电场分布来求得。l理想情况下,如果‘面对面’的两块平行的板子面积足够大，那么两块板子间的电容能被计算为：l实际情况下:电场分布并不一定和理想情况下一样板子较厚的情况;两板之间的面积较小3.两个板子不是平行布置的4.介电常数在整个空间中并不一定是均匀的l实际情况中，拉普拉斯方程（特殊情况）或泊松方程（普遍情况）会被用来计算静电场分布l一个2D的拉普拉斯方程的代数形式能被估计为：以上图中的(x1,y0)小块为例，它贡献了总数为八个的上述方程中的其中一个F(x1,y0)。1)假设每个小块有相同的长和宽h2)假设V(x1,y1)和v(x1,y−1)的电势为零3)所有的八个方程F(xn,yn)能被综合起来表述成矩阵形式：l当所有的电势v被计算出来后，就能估计所在区域的电场分布。l如果电场分布能被估计得话，主导体(1v)和邻近的次导体(0v)之间的电容就能算得。更多阅读和参考资料l推荐的算法(BEM,FEMandRamdomwalk)[1]K.NaborsandJ.White,"FastCap:amultipoleaccelerated3-Dcapacitanceextractionprogram,"inIEEETransactionsonComputer-AidedDesignofIntegratedCircuitsandSystems,vol.10,no.11,pp.1447-1459,Nov.1991[2]FastCapacitanceExtractionofActual3-DVLSIInterconnectsusingQuasi-MultipleMediumAcceleratedBEM,”IEEETransactionsonMicrowaveTheoryandTechniques,vol.51,pp.109–119,January2003.[3]R.IversonandY.L.Coz,“AFloatingRandom-WalkMethodforEfficientRCExtractionofComplexIC-InterconnectStructures,”TechnicalProceedingsofthe1998InternationalConferenceonModelingandSimulationofMicrosystems,pp.117–121,1998.[4]J.Huang,M.YangandW.Yu,"TheFloatingRandomWalkMethodWithSymmetricMultiple-ShootingWalksforCapacitanceExtraction,"inIEEETransactionsonComputerAidedDesignofIntegratedCircuitsandSystems,doi:10.1109/TCAD.2024.3357592.l相关的代码RLE::ComputationalPrototypingGroup(mit.edu)https://www.rle.mit.edu/cpg/research_codes.htmQ1:3x3网状结构电容抽取(一致的介电常数)以上三个的参考电容值会在一定时间后被提供，用来预热下代码能力Q2:变化的介电常数值这个题目包含两个挑战:1.突变的介电常数(从2.5变动到120，相同颜色的layer表示相同的值)可能会形成奇异矩阵。怎么解决这个问题？2.‘layer1到layer3’距离接近，但是‘layer3到layer5’较远，适应性的可变网表应该能解决这个问题？Q3:100x100网状结构电容抽取该题包含两个挑战:1.怎么并行开发你的算法？2.怎么样最好的利用内存？Q3_extra:包含了damageeffect的100x100网状结构电容抽取(可选题，供已经完成Q1-Q3的选手使用)挑战点①如下图所示，该情况下如何处理梯形的抽取？挑战点②如下图所示，Substrate层离M1层的距离高达700um的情况下，怎么处理梯形的抽取？挑战点③如下图所示，Substrate层离M1层的距离高达700um。此时阴影区域的表现形式有多种，比如frontview1,2,3，阴影区域覆盖的厚度可能小至0.3nm。该情况下怎么处理梯形的抽取？挑战点④如下图所示，考虑在Floatingconductor的影响下，怎么处理梯形的抽取？提交报告的要求代码要求:提供可执行文件；对Q2和Q3的抽取结果应该是可以复现的；Q1的参考值会被提供。对Q2和Q3,其中某一个导体的电容也会被提供来做调试使用；抽取结果的输出文件应该和dspf格式一样（在之后提供的Cadence仿真的抽取结果里，每个mesh的命名会被规范以方便使用脚本和提供的referencevalue做totalcap/couplingcap的准确性对比）。报告要求:IEEE格式;secondII和III应该包含针对Q2和Q3的解决方案;综合的评估和讨论你的算法和其他已经发表的算法或商业工具之间的优劣;第七届中国研究生创芯大赛承办单位介绍第七届中国研究生创“芯”大赛承办单位华中科技大学坐落于湖北省武汉市，是国家教育部直属重点综合性大学、国家“211工程”重点建设和“985工程”建设高校之一，也是首批“双一流”建设高校。学校校园占地7000余亩，园内树木葱茏，碧草如茵，绿化覆盖率72%，被誉为“森林式大学”。学校师资力量雄厚，并遵循“应用领先、基础突破、协调发展”的科技发展方略，构建起了覆盖基础研究层、高新技术研究层、技术开发层三个层次的科技创新体系。华中科技大学集成电路学院以服务国家重大战略和区域经济发展为目标，承建集成电路科学与工程和电子科学与技术两个一级学科，电子科学与技术、集成电路设计与集成系统、微电子科学与工程三个国家一流本科专业，学院是全国同时拥有国家集成电路学院、国家集成电路产教融合创新平台、国家示范性微电子学院、国家集成电路人才培养基地、微电子学与固体电子学国家重点学科等集成电路领域五大国家级人才培养学科平台的6所高校之一。学院按照“国际视野、拔尖示范、协同育人、自主创芯、服务地方"的思路，通过人才培养、科学研究、学科建设“三位一体”，充分发挥产教融合优势，支撑和引领华中地区集成电路产业高速发展。武汉东湖新技术开发区简称东湖高新区，又称中国光谷、简称光谷，于1988年创建成立，是中国首批国家级高新区、第二个国家自主创新示范区、中国（湖北）自由贸易试验区武汉片区，并获批国家光电子信息产业基地、国家生物产业基地、央企集中建设人才基地、国家首批双创示范基地等。经过30多年的发展，东湖高新区综合实力和品牌影响力大幅提升，知识创造和技术创新能力提升至全国169个国家级高新区第一，成为全国10家重点建设的“世界一流高科技园区”之一。

新思科技企业命题专项奖设置:新思科技企业命题专项奖专门用于奖励选择极海企业命题的赛队，极海企业命题专项奖是初赛奖，由企业专家评出。入围决赛的参赛队伍继续参加大赛决赛奖项评比，与初赛奖项互不冲突。新思科技企业命题专项奖设：一等奖1队，每队奖金1万元二等奖3队，每队奖金0.5万元拟邀请优秀获奖者参加新思科技开发者大会，最终方案以企业官宣为准参赛者可优先获得新思科技实习生岗位机会，简历发送至snps_cpicic22@synopsys.com赛题文档下载https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=1814ba63e7a642b280653dc8a6de4bf5新思科技企业赛题：汽车电子功能安全性要求下的数据路由模块设计一、基本介绍公司简介新思科技（Synopsys,Inc.，纳斯达克股票代码：SNPS）一直致力于加速万物智能时代的到来，为全球创新提供值得信赖的、从芯片到系统的全面设计解决方案，涵盖电子设计自动化（EDA）、半导体IP以及系统和芯片验证。长期以来，我们与半导体公司和各行业的系统级客户紧密合作，助力其提升研发力和效能，为创新提供源动力，让明天更有新思。新思科技成立于1986年，总部位于美国硅谷，目前拥有20000多名员工，分布在全球122个分支机构。2023财年营业额超过58亿美元，拥有3300多项已批准专利。自1995年在中国成立新思科技以来，新思科技已在北京、上海、深圳、厦门、武汉、西安、南京、香港等城市设立机构，员工人数近1800人，建立了完善的技术研发和人才培养体系，秉持“以新一代EDA缔造数字社会”的理念，支撑中国半导体产业的创新和发展，并共同打造产业互联的数据平台，赋能中国的数字社会建设。命题背景简介近些年来，智能汽车和自动驾驶领域非常火热，同时也带动了汽车芯片的热潮。一款普通的燃油车可能拥有几十块芯片来完成各种控制、监测和计算，而在高端燃油车上可能多达一百多块芯片。为了迎合“碳中和”目标，中国对新能源汽车普及率要求在2035年达到30%，而在新能源汽车上所使用的芯片数量将数倍于燃油车。因此，最近三年有几十家新成立的芯片设计公司将目光瞄准汽车芯片。同时，传统车企和造车新势力也参与其中，渴望打造自研的汽车芯片。汽车领域和芯片领域的跨界人才非常稀少，使得大部分汽车芯片企业很难找到合适的功能安全人才。要想做出被车企认可的芯片，需要完成基本的车规认证要求，例如AEQ-100、ISO26262等规范的认证。这些规范定义了车辆功能安全的方方面面。为此，新思科技针对这类人才需求的缺口，专门设计了以下赛题，希望能吸引学生参与其中，完成整个符合车规模块的设计、验证流程，从设计概念到编码实现，从功能实现到功能安全，对汽车功能安全领域产生初步的理解和思考，为行业培育紧缺人才。二、奖项设置一等奖赛队1支，每队奖金1万元；二等奖赛队3支，每队奖金5千元；拟邀请优秀获奖者参加新思科技开发者大会，最终方案以企业官宣为准；参赛者可优先获得新思科技实习生岗位机会，简历发送至snps_cpicic22@synopsys.com。说明：新思科技企业命题专项奖是初赛奖项，由企业专家评出。选择企业命题的队伍将按照大赛各子赛道（赛题）统一比例晋级线下决赛，入围决赛的企业命题队伍继续参加大赛决赛各项奖项评比，与初赛奖项互不冲突。三、命题描述及要求1.参与学员要求：1)熟练掌握Verilog语言，具备独立阅读与编写RTL设计代码的能力。2)具备扎实的数字电路设计基础，能够进行电路的基本分析与设计。2.输入与输出：1)输入：a)赛题提供的数据路由模块设计规范文档（1对4单向32位数据分发路由）。设计规范文档下载链接：https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=fb62637721734026a134823a34c9e389b)一个基础功能测试环境。c)一个集成安全特性的FIFO设计实例、TestBench以及基础功能测试与注错测试用例。2)输出：a)参赛者在一周左右完成对设计要求文档的分析，并设计出符合规范的数据路由模块。b)在接下来的两周左右，完成安全机制的RTL代码编写。c)随后的两至三周左右，需增补测试用例并完善测试结果。d)注意，以上描述中的时间仅为工作量预估，并非实际完成时间的限制。3.参赛者还将接受Synopsys专家提供的基础理论培训，以深入理解功能安全性的基本概念，包括失效模型、安全机制及注错仿真的基本原理。4.基于数据路由模块的设计，参赛者需提炼出失效模型，并撰写失效模型描述文档。随后，根据失效模型定义电路的失效范围、类型，并规划相应的安全机制，完成注错仿真计划文档。5.参赛者将实现计划文档中规划的安全机制电路，确保对数据路由模块的各类失效模型进行全面的覆盖、探测或自动纠正错误。此外，参赛者需根据注错仿真计划文档中的电路失效范围及类型，完成注错仿真测试用例的编写，并提交仿真测试结果。四、评审得分点1.模块基础功能实现（总分30分）：1)完成模块设计文档补充，清晰描述实现思路（10分）2)完成RTL编码，并通过提供的testbench测试（20分）2.安全性理论分析及文档完成度越高，得分越高（总分20）：1)对设计中memory和寄存器可能的失效点进行分析，列举可能出现的失效情况，产生的后果，并提出对应安全机制，描述最终保护结果。（10分）2)对数字逻辑进行可能的失效分析，列举可能出现的失效情况，产生的后果，并提出对应安全机制，描述最终保护结果。（10分）例：B模块A逻辑可能出现短路到低电平的错误，导致输出数据不正确。采用XXX的安全机制进行保护，能将错误数据纠正，保证输出是正确的数据。3.安全机制实现中，功能越完善，保护范围越大，得分越高。自动纠错型设计比探测性设计得分更高（总分30）：1)完成memory和寄存器保护，对可能失效进行探测或者纠错。探测型安全机制（奇偶校验等）最高60%分数；纠错型安全机制（ECC等）最高100%分数。（10分）2)完成数字逻辑保护，对可能失效进行探测或者纠错。探测型安全机制（奇偶校验，双核互锁等）最高60%分数；纠错型安全机制（ECC，三倍冗余纠错等）最高100%分数。（20分）4.注错测试用例越完善，测试报告结果覆盖越高，得分越高（总分20）：1)增加专用测试用例进行memory和寄存器注错测试，按memorybits覆盖数量计分。（例：32bitswidth*8depth=256memorybitstotal，测试用例覆盖128bits即得分50%）（10分）2)增加专用测试用例进行数字逻辑注错测试，按数字逻辑覆盖比例计分。（10分）5.在完成第2部分安全机制实现的前提下，优化安全机制，占用面积越小(按VCS通用编译后的资源数量计算)，整体设计时钟频率越高(按DC通用综合库结果结算，DC库和参考脚本会随题发放)，得分越高（附加分10，排名制得分。面积最小第1名积5分，第2名积4分，以此类推，5名以后均不得分。时钟频率最优第1名积5分，第2名积4分，以此类推，5名以后均不得分。）。五、输出及提交要求完善后的设计文档，功能模块RTL代码。失效模型描述文档，注错仿真计划文档。安全机制实现RTL代码（可和#1中RTL代码合并提供）。注错测试用例相关代码、脚本。六、技术支持1.技术支持与交流QQ群：2.新思科技企业命题Q&A在线文档链接：https://kdocs.cn/l/co42BMc3MYzd3.更多赛题说明及技术资料：1)数据包申请：a.随题发布数据包为符合汽车安全标准的FIFO设计，并配有测试平台和基本测试用例，以供大家参考。参考文件下载链接：https://share.weiyun.com/TTxMmeqJb.评审得分点相关赛题数据包由队长向组委会秘书邮箱yooyy@foxmail.com申请获取。申请要求参考数据包申请表。申请邮件命名规则：创芯大赛新思科技赛题数据包申请-（学校）-（队伍名称）；申请邮件需附上数据包申请表。数据包申请表下载链接：https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=b3f2f2735b50465c9ba1c8fe82e03d102)测试评估申请:在初赛作品提交截止日期前，各队伍需填写测试评估申请表及包含“设计和测试源代码数据包以及赛题要求的文档”的邮件至组委会秘书邮箱yooyy@foxmail.com申请测试。申请要求参考测试评估申请表。申请邮件命名规则：创芯大赛新思科技赛题测试评估申请-（学校）-（队伍名称）；申请邮件需附上数据包申请表。测试评估申请表下载链接：https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=c7707d0759134c36bee027a6d669ff04第七届中国研究生创芯大赛承办单位介绍第七届中国研究生创“芯”大赛承办单位华中科技大学坐落于湖北省武汉市，是国家教育部直属重点综合性大学、国家“211工程”重点建设和“985工程”建设高校之一，也是首批“双一流”建设高校。学校校园占地7000余亩，园内树木葱茏，碧草如茵，绿化覆盖率72%，被誉为“森林式大学”。学校师资力量雄厚，并遵循“应用领先、基础突破、协调发展”的科技发展方略，构建起了覆盖基础研究层、高新技术研究层、技术开发层三个层次的科技创新体系。华中科技大学集成电路学院以服务国家重大战略和区域经济发展为目标，承建集成电路科学与工程和电子科学与技术两个一级学科，电子科学与技术、集成电路设计与集成系统、微电子科学与工程三个国家一流本科专业，学院是全国同时拥有国家集成电路学院、国家集成电路产教融合创新平台、国家示范性微电子学院、国家集成电路人才培养基地、微电子学与固体电子学国家重点学科等集成电路领域五大国家级人才培养学科平台的6所高校之一。学院按照“国际视野、拔尖示范、协同育人、自主创芯、服务地方"的思路，通过人才培养、科学研究、学科建设“三位一体”，充分发挥产教融合优势，支撑和引领华中地区集成电路产业高速发展。武汉东湖新技术开发区简称东湖高新区，又称中国光谷、简称光谷，于1988年创建成立，是中国首批国家级高新区、第二个国家自主创新示范区、中国（湖北）自由贸易试验区武汉片区，并获批国家光电子信息产业基地、国家生物产业基地、央企集中建设人才基地、国家首批双创示范基地等。经过30多年的发展，东湖高新区综合实力和品牌影响力大幅提升，知识创造和技术创新能力提升至全国169个国家级高新区第一，成为全国10家重点建设的“世界一流高科技园区”之一。

极海企业命题专项奖设置:极海企业命题专项奖专门用于奖励选择极海企业命题的赛队，极海企业命题专项奖是初赛奖，由企业专家评出。入围决赛的参赛队伍继续参加大赛决赛奖项评比，与初赛奖项互不冲突。极海企业命题专项奖设：一等奖2队，每队奖金1万元二等奖4队，每队奖金0.5万元极海-创芯大赛人才政策:极海公司鼓励从创芯大赛获奖学生中挖掘人才，并在校招中为获奖团队、优秀参赛团队成员提供岗位直通资格。获得极海专项奖团队成员将直接进入部门终试环节；获得二等奖以上团队成员可直接进入综合面试；进入决赛的学生可免笔试。答疑邮箱：edu@geehy.com赛题文档下载https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=3b5a0ee02e0b47dea98544aa26f7f3e7赛题一：16位3MSPSSARADC设计-视频介绍https://www.bilibili.com/video/BV1oM4m1f7ye赛题二方向1：低功耗蓝牙(BLE)射频前端功率放大器(PA)设计-视频介绍https://www.bilibili.com/video/BV1Eq421F7uT赛题二方向2：低功耗蓝牙(BLE)射频前端低噪声放大器(LNA)设计-视频介绍https://www.bilibili.com/video/BV1rZ421Y7a7赛题一：16位3MSPSSARADC设计选题背景ADC作为模拟域与数字域的桥梁，其采样率与有效精度往往是系统的瓶颈之一。在工业应用SOC芯片设计中，中高精度、低功耗及MHz采样率的ADC最为常见，且其精度要求逐步从12位向14/16位提高。与单芯片不同，SOC芯片中对功耗面积都有严格要求，这就需要创新架构与校准算法设计。工艺：110nmLogic/Mixedprocess，优先国内工艺外部提供模拟AVDD与数字DVDD电源，时钟（频率匹配设计）以及基准电路。描述及要求（基础）：1.电气规格如下：Temp.=-40°Cto+105°C;AVDD=3.0Vto3.6V;ADCcalibratedatT=25°C.SymbolParameterConditionsMinTypMaxUnitAVDDADCanalogpowersupply3.03.33.6VPwpowerconsumptionaveragingwithoutreferencebuffer--10mWResolutionADCresolution-16-bitsVADCINanaloginputvoltage0-AVDDVfADCINinputsignalfrequency0-500KHzFssamplingfrequency--3MSamples/sSNDRSignaltoNoise&DistortionRatiodifferentialmode，fADCIN=500KHz8085-dBSFDRSpuriousFreeDynamicRangedifferentialmode，fADCIN=500KHz-94-dBAreaSiliconSize110nmLogic/Mixedprocess--0.15mm^2CREFVREFexternalcap/4.7/uF*：Allstaticanddynamicparametersaretestedaftercalibration2.Matlab模型设计；3.校准算法设计。描述及要求（加分）：1.上述面积包括数字综合后的部分；2.加分：有创新意义的架构与校准算法设计；评审得分点：1.架构设计占总分30%，电路设计占总分60%，报告占总分10%；2.架构合理，包含非理想因素（如增益，速度，噪声），推导并通过模型验证；3.满足电气参数表规格；4.FOMs=SNDR+10log(Fs/2/Pw)越高，得分越高；5.相近FOMs值，电路面积越小，得分越高。输出要求：1.技术总结与前瞻分析；2.架构模型与仿真报告；3.模拟前端电路数据与仿真报告（TTcorner下）。答疑邮箱：edu@geehy.com赛题二子方向1：低功耗蓝牙（BLE）射频前端功率放大器（PA）设计选题背景低功耗蓝牙(BLE)技术已成为一种应用于无线设备的短距离通信流行解决方案，尤其是BLE通信传输距离延伸后对自动化、工业控制、智慧家庭等应用变得更加实用，因此BLE不仅具有科学研究意义而且还具有重要的应用价值和广阔的市场前景。低功耗蓝牙技术规范中对发射机的发射功率要求较为宽松，只要发射功率在-20dBm～10dBm范围内都被允许。杂散辐射是发射机非常重要的指标，分为带内杂散辐射和带外杂散辐射，它是指用有用基带信号发射时引起的边带以及邻道以外离散频率上的辐射。描述及要求（基础）：1.电气规格如下：Temp.=-40°Cto+125°C;VDDA=1.8V;PAMINTYPMAXUNITOutputpower-206dBmFrequencyrange24002483.5MHzOutputpowervstemperature(0dbm)1.5dBOutputpowervstemperature(6dbm)2dBOutputpowervsfrequency0.5dBSpuriousemissionsoutofband-47dBmSpuriousemissionsofharmonics-47dBmSpuriousemissionsoffset1BW-16dBmSpuriousemissionsoffset2BW-26dBmSpuriousemissionsinband6dBm±2M-41dBm0dBm±2M-48dBm6dBm±3M-47dBm0dBm±3M-54dBmPowerconsumptionPout=0dBm3.2mAPout=6dBm7.2mAArea75000um²2.架构设计；3.电路设计与仿真。描述及要求（加分）：1.功耗优于规格参数将按超出的比例获取相应的加分；2.面积优于规格参数将按超出的比例获取相应的加分；3.系统集成度越高越好，如设计中需要使用电感（或者balun），要求必须是片上集成，不支持片外电感（或者balun）以及bonding电感的设计思路，电感（或者balun）也应作为该PA的一部分计入总面积中。评审得分点：1.架构设计占总分30%，电路设计与仿真占总分50%，报告占总分20%；2.架构选取要求包含基于性能指标的理论分析以及目前主流产品的性能对比3.电路设计和仿真满足电气参数表规格；4.电路面积、功耗越小，得分越高。输出要求：1.技术总结与前瞻分析（着重当前架构的实现方式）；2.电路架构参数与仿真报告，需要有各仿真项的仿真平台，输入输出寄生参数（以QFN封装为标准，bonding及片内寄生的正常范围内取值均可），仿真条件设置等。Spuriousemissions仿真可通过PA高次谐波及三阶交调来评估，采用HB/PSS/Tran等仿真方式。PA输出功率随温度及频率变化指标在其他指标符合要求的前提下可适当放宽；3.PA电路数据与仿真报告（典型corner和PVT下）。答疑邮箱：edu@geehy.com赛题二子方向2：低功耗蓝牙（BLE）射频前端低噪声放大器（LNA）设计选题背景低功耗蓝牙(BLE)技术已成为一种应用于无线设备的短距离通信流行解决方案，尤其是BLE通信传输距离延伸后对自动化、工业控制、智慧家庭等应用变得更加实用，因此BLE不仅具有科学研究意义而且还具有重要的应用价值和广阔的市场前景。为了延长电池的寿命，通常BLE设备需要长期稳定的工作，低功耗设计是BLE技术最重要的要求。BLE射频芯片是BLE设备中的关键芯片，同时也是功耗占比最大的芯片，如何在满足BLE射频指标要求的同时，实现低功耗和低成本的射频芯片设计一直是科研人员关注的问题。描述及要求（基础）：电气规格如下：Temp.=-40°Cto+125°C;VDDA=1.1Vto1.3V;LNAMINTYPMAXUNITRFfrequencyrange24002483.5MHzInputimpedance50ΩNoiseFigure68dBS11-12-10Gain122024dBGainstep4dBIIP3-35-30dBmIIP2-30-10dBmP1dB-45-40dBmPowerconsumption0.91.1mAArea60000um²2.架构设计；3.电路设计与仿真描述及要求（加分）：1.功耗优于规格参数将按超出的比例获取相应的加分；2.面积优于规格参数将按超出的比例获取相应的加分；3.系统集成度越高越好，如设计中需要使用电感（或者balun），要求必须是片上集成，不支持片外电感（或者balun）以及bonding电感的设计思路，电感（或者balun）也应作为该LNA的一部分计入总面积中。评审得分点：1.架构设计占总分30%，电路设计与仿真占总分50%，报告占总分20%；2.架构选取要求包含基于性能指标的理论分析以及目前主流产品的性能对比；3.电路设计和仿真满足电气参数表规格；4.电路面积、功耗越小，得分越高。输出要求：1.技术总结与前瞻分析（着重当前架构的实现方式）；2.电路架构参数与仿真报告，需要有各仿真项的仿真平台，输入输出寄生参数（以QFN封装为标准，bonding及片内寄生的正常范围内取值均可），仿真条件设置等。LNA单端输出，可用后级级联的无源混频器作为其负载进行仿真；3.LNA电路数据与仿真报告（典型corner和PVT下）。答疑邮箱：edu@geehy.com第七届中国研究生创芯大赛承办单位介绍第七届中国研究生创“芯”大赛承办单位华中科技大学坐落于湖北省武汉市，是国家教育部直属重点综合性大学、国家“211工程”重点建设和“985工程”建设高校之一，也是首批“双一流”建设高校。学校校园占地7000余亩，园内树木葱茏，碧草如茵，绿化覆盖率72%，被誉为“森林式大学”。学校师资力量雄厚，并遵循“应用领先、基础突破、协调发展”的科技发展方略，构建起了覆盖基础研究层、高新技术研究层、技术开发层三个层次的科技创新体系。华中科技大学集成电路学院以服务国家重大战略和区域经济发展为目标，承建集成电路科学与工程和电子科学与技术两个一级学科，电子科学与技术、集成电路设计与集成系统、微电子科学与工程三个国家一流本科专业，学院是全国同时拥有国家集成电路学院、国家集成电路产教融合创新平台、国家示范性微电子学院、国家集成电路人才培养基地、微电子学与固体电子学国家重点学科等集成电路领域五大国家级人才培养学科平台的6所高校之一。学院按照“国际视野、拔尖示范、协同育人、自主创芯、服务地方"的思路，通过人才培养、科学研究、学科建设“三位一体”，充分发挥产教融合优势，支撑和引领华中地区集成电路产业高速发展。武汉东湖新技术开发区简称东湖高新区，又称中国光谷、简称光谷，于1988年创建成立，是中国首批国家级高新区、第二个国家自主创新示范区、中国（湖北）自由贸易试验区武汉片区，并获批国家光电子信息产业基地、国家生物产业基地、央企集中建设人才基地、国家首批双创示范基地等。经过30多年的发展，东湖高新区综合实力和品牌影响力大幅提升，知识创造和技术创新能力提升至全国169个国家级高新区第一，成为全国10家重点建设的“世界一流高科技园区”之一。

华为各个赛题的答疑邮箱都不一样，请留意勿发错。华为赛题专项奖设置:华为企业命题专项奖专门用于奖励选择华为企业命题的赛队，华为企业命题专项奖是初赛奖，由企业专家评出。入围决赛的参赛队伍继续参加大赛决赛奖项评比，与初赛奖项互不冲突。华为专项奖设：特等奖2队，每队奖金2万元一等奖6队，每队奖金1万元二等奖16队，每队奖金0.5万元华为-创芯大赛人才招聘政策：华为公司鼓励部门从创芯大赛获奖学生中挖掘人才，并在招聘中提供quickpass政策。参加创芯大赛的获奖学生，投递芯片类岗位：获全国二等奖三等奖学生，可以免机考。获一等奖及以上学生，免机考和一轮专业面试。华为专项奖等级等同全国奖对应等级待遇。华为赛题文档下载：https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=2e69760b505c40bbb83595f44228a592华为赛题视频讲解：正在上线「中国研究生创芯大赛」B站赛题一：5~7G高线性度TX设计赛题描述及要求（基础）：频率范围：5GHz~7GHz；增益范围：5dB~35dB；增益Step：1dB；S21Gainripple:<1dB(@320MHzBW，越小越好);输入差分100欧姆，输出单端50欧姆；Psat:>30dBm；OP1:>28dBm;OIP3:>35dBm(双音频率间隔1MHz~100MHz，Pout@20dBm/tone);PeakPAE:>35%;2nd、3rdHarmonic<40dB@6dB_PBO；PAE@6dB_PBO:>27%(相对于Psat回退)；AMAM:<1；AMPM:<5o@OP1；电源电压：可根据工艺自己选择合适电压域，变化范围+/-5%；结温范围：−20℃至+85℃；建议使用标准CMOS工艺；赛题评审得分点：有完整的电路原理图、版图及前后仿结果，需要考虑实际应用封装及板级寄生。电路稳定性必须保证，要有稳定性仿真结果。OIP3、Peak_PAE、PAE@6dB_PBO等性能越好，得分越高。关键版图寄生必须采用电磁仿真抽取，整版电磁仿真是加分项。需要提供PVT仿真结果；需要有电路可靠性分析。需要有设计文档，文档中要体现具体设计思路(如电路指标分析分解、架构选取、关键指标的设计分析、core管类型及尺寸的选取依据、匹配网络的设计考虑、版图寄生的影响等)。版图布局合理，面积紧凑。查询业界典型产品或paper的指标，分析差距存在的原因，和可能的改进方向。赛题输出要求：详细的设计说明文档。电路版图。电路原理图及仿真TB设置说明。赛题一：5~7G高线性度TX设计-专家答疑邮箱：fankai1@huawei.com赛题一：赛题讲解&交流讨论互动社区链接：https://www.chaspark.com/#/races/competitions/998748557681410048赛题二：高灵敏度能量收集系统设计赛题描述及要求：设计一个灵敏度-30dBm2.4GHz能量收集系统；最大输入能量-15dBm;输出直流电压0.8V;0.8V输出直流电压精度在PVT下±3%（可在常温下校准），纹波小于10mV;在输入能量范围内，0.8V输出电流大于10nA;仿真中匹配元件采用真实元件模型;工艺自选，优选标准CMOS工艺;温度−40℃至+85℃；赛题评审得分点：详细设计和仿真报告，包含系统框图、原理分析和仿真数据等。实现收集2.4GHz射频能量，输出0.8V稳定直流电压的基本功能。灵敏度高于-30dBm，启动能量越低越好，小于-30dbm作为加分项。0.8V电压精度和纹波满足要求。0.8V输出电流越大越好。赛题输出要求：详细设计报告：内容包含但不限于系统框图、系统&子模块工作原理分析、子模块指标分解和电路原理图。仿真报告：内容需包含子模块及完整系统的仿真条件、仿真电路、仿真波形及仿真结果分析，仿真波形包括但不限于DC/AC/TRAN/MC。电路原理图及仿真电路数据库。赛题二：高灵敏度能量收集系统设计-专家答疑邮箱：fankai1@huawei.com赛题二：赛题讲解&交流讨论互动社区链接：https://www.chaspark.com/#/races/competitions/998750194513260544赛题三：宽谱MUX_DEMUX设计描述及要求：设计宽谱的1x2mmi/2x2mmi/1x3mmi；采用上图中的波导结构，芯层折射率参考范围如右图，hco范围参考：200~300nm；全波段(1450~1650)范围内做到低插损（<0.3dB）/低回损（<50dB）；仿真模拟分束和合束两种情况下的性能；多模干涉主体结构中最小图形的尺寸需要>1um；评审得分点：功能正确实现；3种结构可以任选，完成度越高，得分越高；谱宽越高（评价标准为0.2dB带宽），得分越高；分束/合波回损越低，得分越高；尺寸越小，得分越高；工艺可实现，容差越高（宽度/长度变化对性能影响小），得分越高；输出要求：详细设计文档；仿真模型；赛题三：宽谱MUX_DEMUX设计-专家答疑邮箱：liugonghai@hisilicon.com赛题三：赛题讲解&交流讨论互动社区链接：https://www.chaspark.com/#/races/competitions/998757766271225856赛题四：timing-path-aware物理设计划分赛题描述：在前端设计、逻辑综合、物理设计、设计验证等芯片设计流程的不同阶段中，设计划分都发挥着基础性的作用。具体来讲，在物理设计过程中，设计划分可以在下面这些示例场景下发挥作用：1.基于机器学习在物理设计早期对物理设计PPA的预测。由于在真实的物理设计过程中，获取大量不同设计、不同版本的物理设计数据作为机器学习训练集是较为困难的，因此需要基于设计划分将一个设计划分成较多的partition来扩充训练数据集，以达成对机器学习模型的训练。2.对物理设计的分析、规划与优化。在物理设计中，需要对设计的不同部分及之间的关系进行分析，定位优化机会与问题（例如对数据流的分析、对时序/功耗/congestion瓶颈的定位等），以形成bound、pathgroup等约束以对设计进行规划与优化。这个过程中需要首先按照具体的分析需求对设计进行合理的划分。在placement过程中，由于flatten的设计规模太大，直接处理比较困难，也可以基于层次化的设计划分来优化和加速placement过程。对设计的划分一般以graph这一数据结构承载，其由节点（node）、边（edge）和节点与边的属性组成。围绕物理设计中的设计划分问题，本赛题为timing-path-aware物理设计划分，要求参赛者首先使用graph来建模设计网表，然后根据下述要求开发设计划分算法。赛题约束条件：每个partition内不能有中断的timingpath，即划分得到的不同partition以时序路径端点（寄存器/mem/io等）为边界。划分得到的partition规模比较均衡，在指定的规模上下界内。partition规模为partition内部全部instance的加权求和。例如当权重为1，则partition规模为instance数量。当权重为instance面积，则partition规模为其内部instance总面积。指定的划分份数。赛题优化目标：划分中的edgecut规模大小。edgecut规模为被切断的边数量的加权求和。例如当权重为1，则edgecut规模为切断的边的数量。在1的基础上，尽可能降低partition之间的重合度。Partition之间的重合度可以表示为所有partition中的instance数量之和与网表中instance数量的差值。赛题基础得分点:能够用graph对网表和物理设计信息建模并达成要求的基本划分功能。算法各阶段的时间复杂度与空间复杂度。划分份数和划分规模上下界相同条件下的edgecut规模尽量小。赛题评审加分点:在不指定划分份数的条件下自动确定最优份数（例如通过最大化communitymodularity等方式）。划分结果与placement物理位置关联度高，即同一partition内的instance在placement后也大概率聚集在一起。衡量partition规模时，还能够考虑edge的权重对partition规模的贡献。赛题说明:为了统一评价标准，在测试过程中，衡量节点和边规模的权重统一设置为1，划分数量设置为网表instance数量的2%、1%、0.5%、0.25%、0.1%、0.05%、0.02%和0.01%，划分规模上界为instance数量/划分数量，下界为0。注意，最终得分一方面取决于在基础得分点的表现，另一方面也取决于在加分点上的表现，是各方面的综合权衡。赛题测试数据集:OpenC906，https://github.com/T-head-Semi/openc906该设计为开源设计，参赛选手可以自行将其编译成网表并执行物理设计流程，将得到的数据作为测试数据。赛题附件c906.v：https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=da2f3a7af73a40cc9abb2a7087703c89赛题四：timing-path-aware物理设计划分-专家答疑邮箱：liuyang169@hisilicon.com赛题四：赛题讲解&交流讨论互动社区链接：https://www.chaspark.com/#/races/competitions/998757896996577280赛题五：硅前开发阶段侧信道攻击/故障注入攻击的模型设计及分析仿真测评描述及要求：1.选择任意一个模块：例如加密算法单元模块或者处理器CPU单元模块，可采用自实现的代码或开源代码；2.深入分析RTL阶段侧信道泄露（功耗信息泄露）或故障注入产生（激光注入、电压毛刺注入等）的机理；3.建立硅前RTL阶段的侧信道或故障注入仿真评估流程，侧信道攻击仿真或故障注入仿真至少完成一种；4.理论分析仿真测评流程与实际芯片在侧信道攻击或故障注入攻击条件下的效果等价性；5.在FPGA平台或者EDA平台上进行仿真测试，来验证理论分析的结论；6.仿真测试平台工具：EDA平台或者FPGA平台，不能借助实际的侧信道采集或故障注入工具、软件工具不限制；评审得分点：1.能够建立完整的硅前侧信道攻击或故障注入攻击仿真评估流程；2.仿真测评方式与实际芯片在侧信道或故障注入条件下的效果等价性论述越清晰越合理得分越高；3.需要在实际的仿真平台上进行验证：例如FPGA平台或EDA平台；输出要求：1.硅前侧信道攻击仿真及故障注入攻击仿真的评估流程文档、分析文档、攻击脚本等文件；2.实现代码以及实验数据；赛题五：硅前开发阶段侧信道攻击/故障注入攻击的模型设计及分析仿真测评-专家答疑箱：maoshaowu@huawei.com赛题五：赛题讲解&交流讨论互动社区链接：https://www.chaspark.com/#/races/competitions/998757879707656192赛题六：高精度基准源设计题目介绍要求设计一款高精度基准源，包含电压基准与电流基准，需要综合考虑工艺选型、功耗、面积、可靠性等全方面的约束，并且在全corner/MC下方案验证通过；主要考察设计人员基础电路设计能力、电路指标分解、关键参数计算等能力。电路端口说明端口名类型端口说明AVDD12INOUT1.2V电源（模拟电源）VDD075INOUT0.75V电源（数字电源）AGNDINOUT地电平PDIN0.75V电源域控制信号；高电平：PD；低电平：work；CLK_10MIN10MHz输入时钟信号VREF08OUT零温输出电压，0.8VIBP10UOUT零温系数输出电流，10uA，PMOS管输出IBP10U_PTATOUT正温系数输出电流，10uA，PMOS管输出VBPINOUT内部反馈环路断点，配合VBPX一起使用，用于环路稳定性仿真VBPXINOUT内部反馈环路断点，配合VBP一起使用，用于环路稳定性仿真PVT验证收标准根据PVT要求，每个仿真case遍历以下组合（1）Process:SSFFTTFSSF（2）AVDD12:1.141.21.32（3）VDD075：0.6750.750.825（4）Temperature:-40度55度125度规格及验收场景说明电路总分数100分，其中SPEC达成占80分，面积达成占10分，可靠性达成占10分；SPEC达成参考下表，具体方案按照spec底线与优值牵引，SPEC满分80分。面积达成要求：总面积为xxmm2按照达成比例/排名得分，满分10分。可靠性仿真：Aging，Dynamic-EOS，满分10分；电路除了自选PDK及设计库外不允许使用任何理想元件，一旦发现直接判为0分；仿真TB需要规范，仿真设置与SPEC要求不对应的仿真项判为0分；如仿真项/PVT有遗漏的根据遗漏比例扣分；参数测试条件MinTypMaxUnit评分电源电压AVDD121.141.21.32V条件VDD0750.6750.750.825V条件工作温度Temp-4055125oC条件正常工作模式输出电压（10分）档位VREF080.8V±3%，10分，±5%,，6分，不满足，0分精度Δvout-5+5%输出偏置电流（10分）IBP10U_PTATPVT5u10u20uuA5分IBP10UPVT9.51010.5uA±3%，5分，±5%，3分，不满足，0分VREF08PSRR（MC仿真4sigma）(20分)10Hz-60-30dB<-60,10分<-30,5分>-30，0分10kHz-50-40<-50,5分<-40,3分>-40，0分1MHz-13-9<-13,5分<-9,2分>-9，0分VREF08NOISE(20分)100Hz1100013000nV/sqrt(Hz)<11000,5分<13000,3分不满足，0分1kHz40004500<4000,5分<4500,3分不满足，0分10kHz15002000<1500,5分<2000,3分不满足，0分>100kHz500600<500,5分<600,3分不满足，0分环路稳定性（10分）PhaseMargin4050度>50,5分>40,3分不满足，0分简并点（5分）1个满足5分，不满足0分功耗(10分)正常工作模式（5分）AVDD12100200uA<100，3分<200,2分不满足，0分VDD075810uA<8，2分<10,1分不满足，0分PD(5分)AVDD121020uA<10，3分<20,2分不满足，0分VDD0750.51uA<0.5，2分<1,1分不满足，0分面积（10分）总面积为xxmm2，按照达成比例/面积排名得分；可靠性（10分）PVT下可靠性仿真，要求Aging全部通过5分，Dynamic-EOS仿真通过5分；输出要求电路选型与系统方案报告；（包含工艺选型、系统方案分析、达成度分析）电路详细设计报告；（包含电路指标拆解、关键指标计算、原理分析、电路schematic与说明，电路仿真结果，版图布局与面积说明）电路原理图与版图；（完整的电路原理图、版图（照片））附：FAQ：1、功耗测试条件里分的AVDD和DVDD是指模拟模块功耗和数字模块功耗，这样理解对吗？答复：是的，提供一个模拟1.2V电源用来给BG供电，提供一个0.75V是系统数字的电源，数字电源用来电路内部控制逻辑电源。2、功耗＜200得3分，功耗＜100得两分，这个是不是写反了？答复：题目打印错误，已更正：＜100得3分，功耗＜200得2分。3、赛题六的带隙，能否使用triming？如果可以使用triming的话，是不是意味着可以增加电路的端口，用来实现triming？答复：该电路无预留trim档位设计，不能增加端口PIN。4、高精度基准源设计中，10MHz输入时钟信号起什么作用。答复：10M时钟信号根据电路架构选用，选用架构可以达成指标的，可以不使用。5、版图面积是否包含PIN。答复：版图面积只包含BGcore，不包含PIN/ESD等其他相关面积，不需要考虑外围设计。6、面积如何评价。答复：面积根据所有考生达成面积的排名给分数，希望大家能争取面积竞争力。7、是否所有端口都要用到；答复：根据选用架构选用端口，没有明确规定必须要用所有端口。8、比赛是否只根据spec得分？结构创新点是否能加分？答复：当前只根据SPEC得分，有效的架构创新和相关优化措施可以在SPEC或者面积等方面体现。9、赛题要求不允许使用所选PDK之外的任何理想元件，那么TB中电路端口的输入信号，如电流/电压/时钟信号是需要搭建相关电路么？答复：电路中不允许使用理想元器件，电路指的是交付搭建的电路。TB中可以使用任何器件来辅助仿真。10、SPEC中对VREF08和IBP10U精度的要求为±3%是修调之前的精度要求吗？答复：该考题未规划修调措施；±3%即使最终达成目标。赛题六-高精度基准源设计专家答疑邮箱：baiwenbin@huawei.com赛题六：赛题讲解&交流讨论互动社区链接：：https://www.chaspark.com/#/races/competitions/998761939822751744赛题七：高效的路径搜索算法设计简要介绍：高效的路径搜索算法在布线中具有重要的价值,现简化问题如下:给定一个带权有向图G，寻找一条从起点S到终点D的路径，要求最小化所有边权重之和与所有节点权重之和，具体要求见下面的公式(1)。描述及要求：带权有向图G：节点数量>1M,每个节点的权重为0或1，边的权重为自然数。每个节点的权重（边的权重需要通过图的信息计算出来，详见“输入/输出文件格式说明”的“1.3”。）起点S与终点D。在有向图G中寻找到从起点S到终点D的一条路径，最小化路径中所有边权重之和(sum_edgeweight),最小化路径中所有节点权重之和(sum_vertexweight)，最小化runtime。(提示：允许对图的拓扑信息进行预先处理，并作为输入以辅助加速搜索)说明：详见“输入/输出文件格式说明”的“1.图的定义”和“2.问题输入”，只给出部分测试用例集。评审得分点：算法设计方案文档描述清晰，方案合理；实现算法的功能正确，能够在图中寻找到合法路径；算法能高效地寻找到对应路径且优化QoR，打分函数如下，Cost越低得分越高QoR=sum_edgeweight+3*sum_vertexweight(1)Cost=QoR*(1+Runtime_Factor)(2)每5%runtime对应1%QoR，最大影响+/-20%（选取pass用例的runtime中位数作为基准计算Runtime_Factor，每条用例单独计算）输出要求：算法设计文档；算法实现的源代码(C/C++)和编译脚本，可以调用开源组件。输入/输出文件格式说明：图的定义定义有向图的文件由三部分组成：1.1坐标边界:minxminymaxxmaxy//图的坐标边界，位于文件第一行，图中任意坐标(x,y),满足minx<=x<=maxx,miny<=y<=maxy(minxminymaxxmaxy均为自然数)1.2节点序号范围:minvertmaxvert//每个坐标位置的节点序号范围，位于文件第二行。图中任意节点可以用(x,y,v)表示,(x,y)为其平面坐标,v为其在(x,y)位置的节点序号,满足minvert<=v<=maxvert(minvertmaxvert均为自然数)1.3边(可能存在多条)://任意边的权重为其首尾节点坐标的曼哈顿距离，e.g.边e0的首尾结点v0,v1坐标分别为(x0,y0)和(x1,y1)，则e0的权重为|x0-x1|+|y0-y1|sddxdy//任意坐标(x,y)的s号节点(x,y,s)连接到(x+dx,y+dy)的d号节点(x+dx,y+dy,d),始末节点坐标都位于图的边界内(sd为自然数,dxdy为整数,该边权重为|dx|+|dy|)//提示：节点间的连接关系在平面坐标上具有周期性1.4简单示例://////////////////////////////////////////////////////////////////////////example.graph（实际文件中没有注释）0044//0<=x<=4,0<=y<=402//0<=v<=20122//表示的边:(0,0,0)->(2,2,1),(0,1,0)->(2,3,1),(0,2,0)->(2,4,1),(1,0,0)->(3,2,1),(1,1,0)->(3,3,1),(1,2,0)->(3,4,1),(2,0,0)->(4,2,1),(2,1,0)->(4,3,1),(2,2,0)->(4,4,1)10-2-3//表示的边:(2,3,1)->(0,0,0),(2,4,1)->(0,1,0),(3,3,1)->(1,0,0),(3,4,1)->(1,1,0),(4,3,1)->(2,0,0),(4,4,1)->(2,1,0)2100//表示的边:(0,0,2)->(0,0,1),(0,1,2)->(0,1,1),(0,2,2)->(0,2,1)......//////////////////////////////////////////////////////////////////////////问题输入（用例）图的拓扑关系固定不变,除此以外,问题的输入还包括起始/目标节点,和图中各节点权重。每个用例文件中包含多个问题，求解单个问题可按需使用多线程进行加速，多个问题需要串行执行（不可并行求解多个问题），每个用例文件的runtime单独统计。以下为一个简单示例://///////////////////////////////////////////////////////////////////////example.input（实际文件中没有注释）0//问题0442200//起始节点为(4,4,2),目标节点为(2,0,0)441//节点(4,4,1)权重为1012//节点(0,1,2)权重为1432//节点(4,3,2)权重为1431//节点(4,3,1)权重为1122//节点(1,2,2)权重为1//上面未出现的节点权重默认为01//问题1402240//起始节点为(4,0,2),目标节点为(2,4,0)441//节点(4,4,1)权重为1022//节点(0,2,2)权重为1//上面未出现的节点权重默认为02//问题2.../////////////////////////////////////////////////////////////////////////对于问题0,可以在example.graph所表示的图中找到一条路径:(4,4,2)->(4,4,1)->(2,1,0)->(4,3,1)->(2,0,0).由于(4,4,1)和(4,3,1)节点权重为1,(4,4,2)->(4,4,1)边权重为0,(4,4,1)->(2,1,0)边权重为5,(2,1,0)->(4,3,1)边权重为4,(4,3,1)->(2,0,0)权重为5,这条路径的QoR为(5+4+5)+(1+1)*3=20.结果输出以下为输出示例，需给出每个问题的路径/////////////////////////////////////////////////////////////////////////example.output0//问题0442441210431200//路径为(4,4,2)->(4,4,1)->(2,1,0)->(4,3,1)->(2,0,0)1//问题1....../////////////////////////////////////////////////////////////////////////用于测试的图和输入文件如下：https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=17a56e40dbb448e6a89c217d05375e96https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=38c84886d34346109191b2db1ff6651b赛题七：高效的路径搜索算法设计-专家答疑邮箱：jiangyiyang2@hisilicon.com赛题七：赛题讲解&交流讨论互动社区链接：https://www.chaspark.com/#/races/competitions/998761943928975360赛题八：300GB+高带宽TFLN调制器设计描述及要求（基础）：设计一个满足300GBaud率应用的薄膜铌酸锂(TFLN)MZ调制器，关键指标要求如下：工作波长：1524~1572nm6-dBEO带宽>150GHz，EO-S21线性滚降，ripple<1dB半波电压(Vπ)<2.0V调制器光学DC插损<3dB特征阻抗>50ohm调制器长度<1cm调制波导芯层需采用铌酸锂，介质和电极材料不限于常规半导体材料，也可采用新材料评审得分点：MZ调制器设计方案具有可行性，能满足基本指标要求6dBEO带宽越高得分越高，挑战>200GHz半波电压越低得分越高，挑战<1.5V光学DC插损越低得分越高，挑战<2dB特征阻抗越高得分越高，挑战>65ohm调制器长度越小得分越高采用可规模量产的半导体工艺输出要求：调制器关键截面图和行波电极设计图，包括材料和尺寸调制器性能仿真报告，包括EO-S21曲线、半波电压、DC插损。给出关键指标的优化思路以及仿真中采用的材料参数表行波电极仿真报告，包括电极微波损耗，特征阻抗和微波折射率。给出关键指标的优化思路以及仿真中采用的材料参数表调制器的制作工艺流程图方案总结：创新点、与文献或业界产品的关键指标对比分析、改进建议等赛题八：300GB+高带宽TFLN调制器设计-专家答疑邮箱：jiangjialin2@hisilicon.com赛题八：赛题讲解&交流讨论互动社区链接：https://www.chaspark.com/#/races/competitions/998761952446664704赛题九：光通信高带宽和高摆幅MZDRV设计描述及要求（基础）：类型：差分输入差分输出MZDRV(Mach-Zehndermodulator驱动器)输入信号摆幅：300mVppd~800mVppd；线性输出摆幅:3Vppdfor65ohmDifferentialTerminalload（下面的规格均保持65ohm的输出负载）;THD:<2%for3Vppd；10GHz<4%for3Vppd40GHz;增益范围：11dB~20dB（备注：参考点为1GHz）；级联EOBW:125GHz@6dBBW(级联MZ负载为：3dBBW为120GHz的besselLPF，S参数见底下附件)低频截止频率：典型1MHz；输入回损（SDD11）:<-10dB；功耗：<600mWforsignalchannel（不包括片外MZ负载部分的功耗）；电源电压：Dualpowersupply；Prestage：Vcc3.3V，变化范围+/-10%；Outputstage：VddTDB(RFperformanceisfirstpriority)结温范围：−5℃~+105℃工艺选择不限；评审得分点：思路正确，根据需求和规格，有合理架构和工艺选型分析；有完整的电路原理图、版图及前后仿结果；有设计文档，能体现设计思路(如架构和工艺选取、关键规格理解、整体设计方案、仿真结果及曲线、规格达成度比对及可能优化方向等)；THD是关键性能；在功能&其它性能满足条件下，THD越低，得分越高，是重点加分项；固定输出摆幅，相同输出摆幅不同增益下THD的一致性优化，是加分项；对仿真无法达成的规格的差距点及关键规格的进一步优化，如能提出有价值的改进方向也是加分项；需要提供PVT仿真结果；输出要求：详细的设计说明文档。电路架构图、原理图、仿真TB设置说明及仿真曲线及结果电路版图MZ负载等效S参数：赛题九：光通信高带宽和高摆幅MZDRV设计-专家答疑邮箱：duanbo@hisilicon.com赛题九：赛题讲解&交流讨论互动社区链接：https://www.chaspark.com/#/races/competitions/998757888070041600第七届中国研究生创芯大赛承办单位介绍第七届中国研究生创“芯”大赛承办单位华中科技大学坐落于湖北省武汉市，是国家教育部直属重点综合性大学、国家“211工程”重点建设和“985工程”建设高校之一，也是首批“双一流”建设高校。学校校园占地7000余亩，园内树木葱茏，碧草如茵，绿化覆盖率72%，被誉为“森林式大学”。学校师资力量雄厚，并遵循“应用领先、基础突破、协调发展”的科技发展方略，构建起了覆盖基础研究层、高新技术研究层、技术开发层三个层次的科技创新体系。华中科技大学集成电路学院以服务国家重大战略和区域经济发展为目标，承建集成电路科学与工程和电子科学与技术两个一级学科，电子科学与技术、集成电路设计与集成系统、微电子科学与工程三个国家一流本科专业，学院是全国同时拥有国家集成电路学院、国家集成电路产教融合创新平台、国家示范性微电子学院、国家集成电路人才培养基地、微电子学与固体电子学国家重点学科等集成电路领域五大国家级人才培养学科平台的6所高校之一。学院按照“国际视野、拔尖示范、协同育人、自主创芯、服务地方"的思路，通过人才培养、科学研究、学科建设“三位一体”，充分发挥产教融合优势，支撑和引领华中地区集成电路产业高速发展。武汉东湖新技术开发区简称东湖高新区，又称中国光谷、简称光谷，于1988年创建成立，是中国首批国家级高新区、第二个国家自主创新示范区、中国（湖北）自由贸易试验区武汉片区，并获批国家光电子信息产业基地、国家生物产业基地、央企集中建设人才基地、国家首批双创示范基地等。经过30多年的发展，东湖高新区综合实力和品牌影响力大幅提升，知识创造和技术创新能力提升至全国169个国家级高新区第一，成为全国10家重点建设的“世界一流高科技园区”之一。