新思科技企业命题专项奖设置新思科技企业命题专项奖专门用于奖励选择新思科技企业命题的赛队，由企业专家评出。新思科技企业命题专项奖是初赛奖，入围决赛的参赛队伍继续参加大赛决赛奖项评比，与初赛奖项互不冲突。奖项设置一等奖赛队1支，每队奖金1万元；二等奖赛队3支，每队奖金5千元；拟邀请优秀获奖者参加新思科技开发者大会，最终方案以企业官宣为准；参赛者可优先获得新思科技实习生岗位机会，简历发送至snps_cpicic22@synopsys.com。新思科技-创芯大赛人才招聘优惠政策Synopsys鼓励技术部门从创芯大赛获奖学生中挖掘人才。参加创芯大赛的获奖学生，可以获得HR直通卡，直达专业终面，有机会优先获得实习/秋招offer。赛题文档下载https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=b0659ea1ddb745eb9ca4a17f43203984新思科技赛题讲解及培训视频「赛题」https://www.bilibili.com/video/BV1vh4y1W7bt/?share_source=copy_web&vd_source=731983d24066c046753f8a80d7ad6bd5「赛题培训」https://www.bilibili.com/video/BV1gP411S7UF/?share_source=copy_web&vd_source=731983d24066c046753f8a80d7ad6bd5赛题：符合汽车电子功能安全性认证要求的FIFO电路设计命题背景简介近些年来，智能汽车和自动驾驶领域非常火热，同时也带动了汽车芯片的热潮。一款普通的燃油车可能拥有几十块芯片来完成各种控制、监测和计算，而在高端燃油车上可能多达一百多块芯片。为了迎合“碳中和”目标，中国对新能源汽车普及率要求在2035年达到30%，而在新能源汽车上所使用的芯片数量将数倍于燃油车。因此，最近三年有几十家新成立的芯片设计公司将目光瞄准汽车芯片。同时，传统车企和造车新势力也参与其中，渴望打造自研的汽车芯片。汽车领域和芯片领域的跨界人才非常稀少，使得大部分汽车芯片企业很难找到合适的功能安全人才。要想做出被车企认可的芯片，需要完成基本的车规认证要求，例如AEQ-100、ISO26262等规范的认证。这些规范定义了车辆功能安全的方方面面。为此，新思科技针对这类人才需求的缺口，专门设计了以下赛题，希望能吸引学生参与其中，并对汽车功能安全领域产生初步的理解和思考，为行业培育紧缺人才。命题描述及要求参与学员要求：具有Verilog基础，能阅读和编写RTL设计代码，能看懂通用FIFORTL代码具有数字电路基础，能对电路进行基本的分析和设计输入与输出：输入：赛题将提供一个标准FIFO设计、TestBench和基本测试用例。输出：学员需要分析并设计安全机制对FIFO各部分的逻辑进行错误监测或纠错。完成安全机制RTL代码。增补测试用例，完善测试结果。参加Synopsys专家提供的基础理论培训，了解功能安全性的基本知识，了解失效模型、安全机制和注错仿真的基本原理。基于提供的常规FIFO模块进行理论分析，提炼失效模型，完成失效模型描述文档。基于失效模型定义电路失效范围、类型以及对应的安全机制，完成注错仿真计划文档。实现计划文档中的安全机制电路，对FIFO模块的各个失效模型进行覆盖，探测或者自动纠正错误。按照注错仿真计划文档中的电路失效范围及类型，完成注错仿真测试用例，并输出仿真测试结果。评审得分点1、理论分析及文档完成度越高，得分越高（总分30）：对memory可能的失效点进行分析，列举可能出现的失效情况，产生的后果，并提出对应安全机制，描述最终保护结果。对读写指针逻辑进行可能的失效分析，列举可能出现的失效情况，产生的后果，并提出对应安全机制，描述最终保护结果。对标志位产生逻辑进行可能的失效分析，列举可能出现的失效情况，产生的后果，并提出对应安全机制，描述最终保护结果。例：B模块A逻辑可能出现短路到低电平的错误，导致输出数据不正确。采用XXX的安全机制进行保护，能将错误数据纠正，保证输出是正确的数据。2、安全机制实现中，功能越完善，保护范围越大，得分越高。自动纠错型设计比探测性设计得分更高（总分40）：完成memory保护，对可能失效进行探测或者纠错。探测型安全机制（奇偶校验）最高60%分数；纠错型安全机制（ECC）最高100%分数。完成读写指针保护，对可能失效进行探测或者纠错。探测型安全机制（奇偶校验，双核互锁）最高60%分数；纠错型安全机制（ECC，三倍冗余纠错）最高100%分数。完成标志位产生逻辑保护，对可能失效进行探测或者纠错。探测型安全机制最高50%分数；纠错型安全机制最高100%分数。3、注错测试用例越完善，测试报告结果覆盖越高，得分越高（总分30）：增加专用测试用例进行memory注错测试，按FIFOmemorybits覆盖数量计分。（例：32bitswidth*8depth=256memorybitstotal，测试用例覆盖128bits即得分50%）增加专用测试用例进行读写指针注错测试，按读写指针位数覆盖数量计分。增加专用测试用例进行标志位产生逻辑注错测试，按产生逻辑输入信号位数计分。4、在完成第2部分安全机制实现的前提下，优化安全机制，占用面积越小，整体设计时钟频率越高，得分越高（附加分10，排名制得分。面积最小第1名积5分，第2名积4分，以此类推，5名以后均不得分。时钟频率最优第1名积5分，第2名积4分，以此类推，5名以后均不得分。）。输出及提交要求失效模型描述文档，注错仿真计划文档。安全机制实现RTL代码。注错测试用例相关代码、脚本。成果展示PPT。技术支持1、技术支持与微信群：2、新思科技企业命题Q&A在线文档链接：https://kdocs.cn/l/co42BMc3MYzd3、更多赛题说明及技术资料：1）数据包申请：评审得分点1-3相关的数据包下载链接：https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=308bf299e2ea4435bda5508296b4b44b点击图标下载FIFO_CHUANGXIN_FINAL.rar进行到评审得分点第4的参赛队伍，需提供“设计和测试源代码文件”至yooyy@foxmail.com申请测试。邮件申请请遵循如下格式：邮件主题：“2023创芯大赛新思科技命题编译测试申请_XX大学”邮件正文请列明以下信息：申请者：申请者单位：（学院、专业、年级）联系电话：参赛队员：指导老师：命题类似项目/学习课程过往经历：（250字左右简要说明）是否已邮附上“设计和测试源代码文件”：是/否第六届中国研究生创芯大赛承办单位介绍第六届中国研究生创“芯”大赛承办单位华中科技大学坐落于湖北省武汉市，是国家教育部直属重点综合性大学、国家“211工程”重点建设和“985工程”建设高校之一，也是首批“双一流”建设高校。学校校园占地7000余亩，园内树木葱茏，碧草如茵，绿化覆盖率72%，被誉为“森林式大学”。学校师资力量雄厚，并遵循“应用领先、基础突破、协调发展”的科技发展方略，构建起了覆盖基础研究层、高新技术研究层、技术开发层三个层次的科技创新体系。华中科技大学集成电路学院以服务国家重大战略和区域经济发展为目标，承建集成电路科学与工程和电子科学与技术两个一级学科，电子科学与技术、集成电路设计与集成系统、微电子科学与工程三个国家一流本科专业，先后获批国家集成电路人才培养基地、国家示范性微电子学院、国家集成电路产教融合创新平台。学院按照“国际视野、拔尖示范、协同育人、自主创芯、服务地方"的思路，通过人才培养、科学研究、学科建设“三位一体”，充分发挥产教融合优势，支撑和引领华中地区集成电路产业高速发展。武汉东湖新技术开发区简称东湖高新区，又称中国光谷、简称光谷，于1988年创建成立，是中国首批国家级高新区、第二个国家自主创新示范区、中国（湖北）自由贸易试验区武汉片区，并获批国家光电子信息产业基地、国家生物产业基地、央企集中建设人才基地、国家首批双创示范基地等。经过30多年的发展，东湖高新区综合实力和品牌影响力大幅提升，知识创造和技术创新能力提升至全国169个国家级高新区第一，成为全国10家重点建设的“世界一流高科技园区”之一。

华为赛题专项奖设置:华为企业命题专项奖专门用于奖励选择华为企业命题的赛队，华为企业命题专项奖是初赛奖，由企业专家评出。入围决赛的参赛队伍继续参加大赛决赛奖项评比，与初赛奖项互不冲突。华为专项奖设：特等奖2队，每队奖金2万元，合计4万元。一等奖5队，每队奖金1万元，合计5万元。二等奖12队，每队奖金0.5万元，合计6万元。华为赛题咨询答疑:华为公司王老师，电子邮箱：wangbo24@hisilicon.com华为赛题文档下载:https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=1d9420897ad2485395a0ffe3a64bd2fc华为赛题视频讲解【2023年中国研究生创“芯”大赛-华为企业命题讲解】https://www.bilibili.com/video/BV1i24y177K9/?share_source=copy_web&vd_source=731983d24066c046753f8a80d7ad6bd5赛题一：24~29.5G毫米波PA设计描述及要求（基础）：频率范围：24GHz~30GHz;增益(S21)：带内15-18dBS21Gainripple:<1.5dB(@任意3GHzBW，越小越好);NF：<6dB;输入差分100欧姆，输出单端50欧姆；OP1:>17dBm;OIP3:>20dBm(双音频率间隔50M~800MHz，单音输出功率范围：0~10dBm);PeakPAE:>22%;PAE@6dB_PBO:>11%(相对于OP1回退)；AMAM:<1dB；AMPM:<10°；S11<-10dB,S22<-7dB;电源电压：可根据工艺自己选择合适电压域，变化范围+/-5%；结温范围：−20℃至+85℃建议使用标准CMOS工艺；评审得分点：有完整的电路原理图、版图及前后仿结果。电路稳定性必须保证，要有稳定性仿真结果。OP1、Peak_PAE、PAE@6dB_PBO等性能越好，得分越高。关键版图寄生必须采用电磁仿真抽取，整版电磁仿真是加分项。需要提供PVT仿真结果；有电路可靠性分析和考虑等内容是加分项；需要有设计文档，文档中要体现具体设计思路(如电路指标分析分解、架构选取、关键指标的设计分析、core管类型及尺寸的选取依据、匹配网络的设计考虑、版图寄生的影响等)。版图布局合理，面积紧凑；查询业界典型产品或paper的指标，分析差距存在的原因，和可能的改进方向；输出要求：详细的设计说明文档。电路版图。电路原理图及仿真TB设置说明。赛题二：高精度PhaseShifter芯片设计描述及要求：频率范围：76G~81G移相步进:5.6度（更小步进更好）移相RMSError:2.8度（RMSError越小越好）移相MaxError(INL)<5.6度（指相邻状态之间的相位差，值越小越好）移相增益变化<0.5dB（指360度变化条件下的增益波动，波动越小越好）增益：>0dB噪声系数：<10dB线性度：IP1dB>-1dBm功耗:<50mW（功耗越低越好）电源电压：可根据工艺自己选择合适电压域，变化范围+/-5%；结温范围：−20℃至+85℃建议使用标准CMOS工艺；评审得分点：思路正确，没有大的Bug；可以采用有源PS，也可以采用无源PS+AMP组合；RMSError、MaxError、噪声等关键性能指标越高，得分越高；需要有文档，说明各个子电路性能指标的分解依据，子电路结构的选择依据等；查询业界典型产品或paper的指标，分析差距存在的原因，和可能的改进方向；面积、功耗有合理分析；提供PVTF（工艺、电压、温度、频率）Corner仿真结果；各个子模块的功耗、移相Error和噪声贡献（用饼状图给出占比分析）；如果需要校准，提供校准方法及校准开销分析（推荐单点（55度、78.5GHz）校准，全温、全频率范围用同一套码字）。输出要求：详细的设计说明文档。电路版图。电路原理图及仿真TB设置说明。赛题三：低功耗高精度ADC设计描述及要求：1.输入信号带宽：>100K2.有效分辨率（ENOB）:>16bit3.功耗:<2mW5.输入信号幅度:1Vpp6.架构：不限7.工艺：建议使用标准CMOS工艺8.温度范围：−20℃至+85℃9.供电电压：随选定工艺而定评审得分点：1.思路正确，根据性能、功耗的要求要有合理的架构选型分析；2.在满足指标要求的情况下FOM越高，得分越高。FOM超过185dB可获得额外加分；3.需要有文档，说明各个子电路性能指标的分解依据，子电路结构的选择依据等；4.各个子模块的功耗、噪声和非线性等用饼状图给出占比分析；5.校准算法选择及有效性分析是加分项；6.查询业界典型产品和paper的指标，分析差距存在的原因，和可能的改进方向；输出要求：1.系统模型或电路模型；2.详细分析设计文档；3.电路原理图仿真验证数据；赛题四：LDPC编解码模块设计描述及要求：基于题目中提供的编解码矩阵码字设计LDPC编解码模块LDPC_ENC/LDPC_DEC；通过编码IP完成编码后，参赛者使用标准BPSK调制、加噪、解调生成5bitLLR译码数据，通过解码IP进行解码；分析信噪比SNR与误帧率PER之间的关系，以1000帧随机码字为标准，PER从10%下降到0%时，SNR上升不超过3dB；设计、优化定点算法，使用verilog实现该LDPC_ENC/LDPC_DEC模块；在100MHz时钟主频下，吞吐率不低于200Mbps；相同SNR性能下，追求面积功耗优化；点击图标下载文件：LDPC编解码模块设计.rar评审得分点：实现算法功能正确，满足题目要求；设计方案文档描述清晰，模块功能划分合理；算法文档明确说明模块内部量化定标，及对应得性能分析；编码IP分数占30%，解码IP分数占70%；PER10%与0%时的SNR越低，得分越高；文档包含对模块面积和功耗优化的措施说明，优化措施越有效，模块面积越小，功耗越低，得分越高；上述SNR/PPA指标均以所有参赛团队在各个专项的归一化分数统计，以各专项第一名的指标为10分，最后一名的指标为1分，其他名次指标在中间做线性量化分数。要求有完备的验证方案和验证用例；输出要求：算法设计与优化分析报告；（含方案分析与性能仿真结果）LDPC_ENC/LDPC_DEC详细设计文档和RTL代码；LDPC_ENC/LDPC_DEC验证环境、验证用例、验证数据和波形截图；提供IP的功耗、性能、面积评估数据，使用工艺库评估的需标明工艺库；使用FPGA工具评估的，需写明工具版本、device型号、资源占用、时序信息等。赛题五：基于非线性PA(poweramplifier)的预失真补偿模块设计描述及要求：根据给定的PA失真模型，设计一套预失真校准与补偿模块，模块名DPD_CALI与DPD_COMP；挂载赛题中提供的“PA失真参数模型paDistProc”，使用“训练数据源trainData.dat”循环发数进行DPD补偿系数训练；训练完成后，使用赛题中提供的3档输入增益paInputGain对3组“测试数据源verifyData1/2/3.dat”进行补偿结果验证；针对3档输入增益，给出训练完成的DPD+“PA失真参数模型”在不同输出功率的EVM曲线（EVM的计算方式参见附件说明）、及对应的MASK裕量曲线（MASK计算方式参见附件说明）；在赛题中给定的采样率和输入、输出数据信号定标下，完成算法方案设计和RTL模块实现；RTL设计需要综合考虑性能和PPA指标；点击图标下载文件：PA_model.rar评审得分点：功能正确，符合题目要求；算法分析报告要求全面，综合考虑各功率档位性能；中低功率段，重点优化EVM；高功率段，重点优化mask裕量RTL详设文档重点描述定点化策略、模块划分方法和功耗面积优化手段；同等性能水平下，模块实现面积、功耗越小，分数越高；输出要求：算法分析报告（包含方案选择分析、性能结果数据）算法定点化实现文档，仿真代码和仿真结果数据；DPD模块详细设计文档和RTL代码，详设文档需说明针对功耗、面积所采取的优化措施和取得的结果；DPD模块验证环境、验证用例、验证报告；提供IP的功耗、性能、面积评估数据，使用工艺库评估的需标明工艺库；使用FPGA工具评估的，需写明工具版本、device型号、资源占用、时序信息等。赛题六：基于行波模型对激光器的瞬态响应进行数值建模设计描述及要求：评审得分点：方案设计描述清晰，包含详细的数值模型推导过程、求解方程的核心算法说明和框架设计；理论分析越全面；算法速度快，收敛性好；同样精度下计算量越小，得分越高；考虑纵向空间烧孔效应；两种方法的比较全面。输出要求：详细的设计文档和代码；给出算法的收敛阶数和精度，并予以证明；列出所有的假设，以及模型中使用参数的有效范围；输出测试用例、验证数据和测试分析报告；给出两种算法的计算量和计算时间等，多维度分析比较。赛题七：300GB+高带宽InP调制器设计描述及要求（基础）：设计一个满足性能要求的300GB+高带宽InP基MZ调制器；6-dBEO带宽>150GHz；半波电压(Vπ)<3V；给出InP基MZ调制器的外延材料、波导结构和RF电极的设计方案和仿真结果；完成InP调制器的制作工艺流程方案和工艺容差分析；描述及要求（加分）：6dBEO带宽>180GHz，越大越好；半波电压(Vπ)<2.5V，越小越好；调制器插入损耗<10dB,越小越好；调制器总功耗越低越好；制作简单，工艺步骤越少越好，工艺容差越大越好；评审得分点：InP基MZ调制器设计方案具有可行性，能满足300GB+波特率的性能要求；6dBEO带宽指标越大，得分越高；半波电压(Vpi)越小，得分越高；调制光学损耗越小越好；制作工艺简单可靠，工艺步骤越少，得分越高；工艺容差越大，得分越高；输出要求：300GB+高带宽InP基MZ调制器系统设计思路。InP基MZ调制器系统制作工艺流程方案和工艺容差分析报告。仿真结果报告(EOresponse)，需提供仿真中采用的材料参数表。总结：方案创新点、优势、不足，改进建议等。赛题八：片上全集成Tsensor设计背景介绍：Tsensor（温度传感器）可集成在芯片内部，用于实现高精度Die内节温检测，在DIE上合理分布放置Tsensor可以得到DIE上的热力云图。Tsensor不断输出带有温度信息的二进制码值给SOC，芯片系统利用码值进行OTP（过热保护）/DVFS（动态电压频率调整）等控制。题目描述及要求：设计一个片上全集成Tsensor，输入信号仅提供电源（VDD），输出信号为可表征温度信息的数字信号（TEMP<X：0>），如下图所示。主要指标的基本要求如下表所示，对于温度检测精度/吞吐率/功耗三项的性能得分详见评分标准表格。指标名基础要求备注温感单元不使用BJT-温度检测范围-40℃~125℃-温度检测精度≤±1℃输出码值计算温度值与温度设定值间的偏差吞吐率≥10Ksps输出数字码值刷新率功耗≤0.6mW包含所有电路（温感单元及检测电路）系统设计及仿真要求：顶层电路统一命名为tsensor_top；输出数字信号为二进制码值，位宽不做限定，可根据系统指标分解自行决定；仿真需包含P（工艺corner）V（电源电压）T（-40℃~125℃）三种仿真条件遍历，其中电源电压遍历典型值/0.95*典型值/1.05*典型值三个档位，温度检测精度仿真需覆盖-40°C~125°C范围中一系列温度点，相邻点的间隔至多5°C（即5℃/step），例如，-40°C，-35°C，-30°C，......，120°C，125°C”。校正条件限定为不超过两个温度点校正，如设计中包含校准，需在详细设计报告中说明校正方案，并在前仿真报告中体现校准前和校准后的温度检测精度仿真结果。例如：-40℃对应的十进制码值为426，125℃对应的十进制码值为721，为得到更精准的输出温度值，采取校正公式，公式中B2D（TEMP<X：0>）表示二进制到十进制的转换，上述校正公式仅使用上文提及的两个温度点校正，通过校正公式即可得到每个码值对应的温度值。交付件要求：详细设计报告：内容包含但不限于系统框图、系统&子模块工作原理分析、子模块指标分解和电路原理图；前仿真报告：内容需包含子模块及整系统的仿真条件、仿真电路、仿真波形及仿真结果分析，仿真波形包括但不限于DC/AC/TRAN/MC；电路原理图及仿真电路数据库；评分标准：温感单元不使用BJT，温度检测范围-40℃~125℃这两项要求为强约束，不满足则判定为0分；电路中出现理想器件判定为0分；其余评分标准及最高分值如下表所示，针对详细设计仿真报告和前仿真报告，评委根据实际完成情况在最高分范围内进行打分；针对指标达成度，请提供证明达成情况的仿真环境和仿真用例，例如，可提供温度间隔为0.5°C的两个温度点的仿真用例展示达成情况，同时也方便阅卷专家修改用例进行相关的达成度测试。类别评分标准最高分值详细设计报告1、系统框图清晰；2、系统&子模块工作原理分析正确；3、系统指标分解合理、完备；15前仿真报告1、仿真用例对系统&模块指标覆盖率；2、指标选取仿真器（DC/AC/TRAN/MC）合理；3、仿真结果正确；4、仿真结果分析合理；15指标达成度（全PVT条件，每一项指标项按照达成的最高值获取相应分数）温度检测精度Accuracy≤±0.5℃：50分±0.5℃＜Accuracy≤±1℃：40分±1℃＜Accuracy≤±3℃：30分50功耗W≤0.1mW：10分0.1mW＜W≤0.6mW：8分0.6mW＜W≤6mW：5分10吞吐率100Ksps≤fs：10分10Ksps≤fs＜100Ksps：8分1Ksps≤fs＜10Ksps：5分10赛题九：可配置SARADC设计题目描述：基于深亚微米CMOS（28nm/65nm/90nm/180nm…）工艺，参考异步逐次逼近型模数转换器结构（SARADC），设计一款单通道分辨率可配置（6位和8位）的奈奎斯特高速模数转换器SARADC，该SARADC可以根据需要（模式配置信号），分别工作在6位和8位模式下：模式一：6位模式的采样率不低于200MS/s。输入信号差分幅度Vppd=2*LVCC，LVCC为coredevice的标准电源电压。输入信号频率为奈奎斯特频率正弦波下，信噪失真比（SNDR）不低于35dB。输入信号源为理想信号源+100ohm输出阻抗。模式二：8位模式采样速率为6位的1/4。输入信号差分幅度Vppd=2*LVCC，LVCC为coredevice的标准电源电压。输入信号频率为奈奎斯特频率正弦波下，信噪失真比（SNDR）不低于46dB。输入信号源为理想信号源。输入信号源为理想信号源+100ohm输出阻抗。请根据分辨率可配置的要求设计该SARADC的结构，并完成电路设计及仿真，要求：前仿真，TTCorner，温度27度，标准电压SARADC中不能使用理想器件，如理想电阻、电容、理想开关、VerilogA模块等。按照分辨率可配置的要求，对所设计的可配置方案进行阐述和分析。输出整体可配置SARADC的设计和仿真报告，包括但不限于：分辨率可配置方案原理及相关分析、整体SARADC结构及时序、核心子模块电路结构（比如比较器、采样保持开关等）及仿真结果（比如时域波形、频谱、时序图等）、整体前仿真结果、testbench说明等。所设计的可配置SARADC要充分考虑整体功耗、转换速度、量化精度、结构复杂度等，进行均衡设计。并根据仿真结果，计算出上述模式一/模式二条件下的SNR、SFDR、THD和SNDR，并优值FoM（FoM=Power/(ERBW×2ENOB），Power为ADC总功耗、ERBW为ADC带宽（相比于低频SNDR，带宽处SNDR衰减3dB）、ENOB为ADC奈奎斯特频率采样下的有效位数（此处ENOB定义为，当ADC输入信号频率为对应采样率的奈奎斯特频点时的有效位数）。输出要求：可配置SARADC的设计报告和仿真报告，并针对仿真结果进行分析，计算出FoM。可配置SARADC的schematic数据库，以及上述指标对应的仿真testbench数据库。Testbench中需要包含能够展示功耗、SNDR、速率、Enob、FOM的仿真用例评分标准：上述题干中模式一和模式二的要求为必备条件，不满足则判定为0分ADC电路中不能使用理想器件，不满足判定为0分其余评分标准及最高分值如下表所示，针对详细设计和仿真报告，评委根据实际完成情况在最高分范围内进行打分。类别评分标准分值详细设计报告1、系统框图清晰；2、对所设计的可配置方案有详细的阐述和分析，特别是6/8bit模式切换的设计15前仿真报告1、仿真用例对系统&模块指标覆盖率；2、仿真结果正确；3、仿真结果分析合理；15Schematic和tb数据库schematic层次完整，在报告中说明清晰tb库完整，在报告中说明清晰10指标达成度6位模式下的速度fsfs<200M:0200M≤fs<300M:10+10*(fs-200M)/100Mfs>300M:20206位模式下精度为SNDRSNDR<35dB:035dB≤SNDR<37.85dB:5+1.75*(SNDR-35）SNDR≥37.85:10108位模式下精度SNDRSNDR<46dB:046dB≤SNDR<49.9dB:5+1.28*(SNDR–46）SNDR≥49.9dB:10106位模式FoMFoM>156fJ/conv.-step:015.6fJ/conv.-step<FoM<156fJ/conv.-step:(156–FoM)/140.4*10FoM<15.6fJ/conv.-step:10108位模式FoMFoM>156fJ/conv.-step:015.6fJ/conv.-step<FoM<156fJ/conv.-step:(156–FoM)/140.4*10FoM<15.6fJ/conv.-step:1010赛题十：高效定点乘法器设计背景介绍：定点乘法器是现代信号处理常用的运算单元之一，其整体性能直接决定了系统的竞争力。通常乘法器包含三个基本运算：部分积的产生，部分积的压缩以及对压缩结果进行求和。在进行最终求和之前，可以采用不同的压缩方法将所有部分积压缩成两个部分积，最后采用进位延迟加法器CPA(CarryPropagateAdder)求出最终结果。以4*4阵列定点乘法器的实现过程为例：被乘数和乘数单bit相与后产生16个部分积，每一列的部分积对应的权重一致。其中，X3Y3对应为最高权重，记MSB；X0Y0对应为最低权重，记LSB。LSB到MSB权重按2的幂次递增。图1显示了所述乘法器的具体实现过程。　被乘数X3X2X1X0　乘数*Y3Y2Y1Y0X3Y0X2Y0X1Y0X0Y0X3Y1X2Y1X1Y1X0Y1X3Y2X2Y2X1Y2X0Y2X3Y3X2Y3X1Y3X0Y3X3Y3…X1Y0+X0Y1X0Y0图1：4*4的乘法器实现过程3.对于一般的阵列乘法器，X,Y两数相乘，同一权重（同一行上的部分积）需要进行压缩操作，将多个数据压缩到一个。即每一列的加法进位输入依赖于前一列的进位输出，这需要用到半加器或者全加器，其电路实现和真值表如图2和图3所示。ABCarrySum0000100101011110图2：半加器逻辑实现和真值表ABCinCoutS0000010001010011101000101101100111011111图3：全加器逻辑实现和真值表4.评判一个定点乘法器实现的优劣，除了运算结果必须正确，还需要评估以下指标：硬件资源消耗：硬件资源越少，乘法器的成本越低。本题目中使用资源代价分来考察硬件资源消耗；最大延时：从乘法器的输入数据到输出数据中，最长的计算路径定义为关键路径，其长度定义为最大延时。关键路径的长度，决定了一次乘法操作的所需时间。关键路径越短，乘法器的工作速率越快，性能竞争力越强。本题目中使用性能代价分来考察最大延时。5.前人对乘法器做了很多优化，其中较为常见的是乘数编码和加法树压缩。乘数编码的目的是减少部分积的个数并降低加法树的深度，减少硬件资源使用。加法树压缩的目的是加快加法树的化简过程，减少硬件资源使用。两种方法的目的都是为了优化乘法器的实现过程，缩短关键路径，降低资源消耗。下面分别举例两种优化算法。乘数编码：乘数编码有多种方案，其中booth编码最为常见，这里以基4booth算法举例，其原理如下：对于N比特数B来说：基4Booth乘法器的基系数为：Bi+1BiBi-1-2Bi+1+Bi+Bi-1部分积操作000+00001+1A010+1A011+22A100-2-2A101-1-A110-1-A111-00图4：基4Booth真值表以7*9为例说明基4Booth乘法器实现过程：图5：基4Booth乘法器实现过程加法树的压缩：部分积的压缩则采用进位保留加法器的原理，使用进位保留加法器对部分积进行逐级压缩，直到最后压缩成只剩下两个部分积，即全加器的进位输出和模2和输出。以三个部分积压缩过程为例：首先将3个部分积压缩成两个部分积，然后再与下一个部分积组成新的一组，进行3:2压缩，直至最后压缩成2个部分积，具体过程如图5所示。需要说明的是，进位保留的压缩方式是串行进行的。即对于N个部分积，需要N-2次压缩才能完成，即需要N-2级全加器。加法树的压缩有多种方式，其中Wallace压缩是最为常见，以图一所示4*4的乘法过程举例Wallace压缩原过程其中红色数据用全加器处理，绿色数据采用半加器处理。第一次压缩：X3X2X1X0*Y3Y2Y1Y0X3Y0X2Y0X1Y0X0Y0X3Y1X2Y1X1Y1X0Y1X3Y2X2Y2X1Y2X0Y2X3Y3X2Y3X1Y3X0Y3第一次用两个半加器分别对X1Y2和X0Y3，X2Y2+X1Y3进行处理，得到如下的部分积结果。X3Y2X3Y1X3Y0X2Y0X1Y0X0Y0X2Y3b1[0]X2Y1X1Y1X0Y1X3Y3b1[1]b0[1]b0[0]X0Y2其中b0[0]为X1Y2+X0Y3的求和值，b1[0]为X1Y2+X0Y3的进位值;b0[1]和b1[1]分别为对应X2Y2+X1Y3的求和值与进位值。第二次压缩：X3Y3c3[0]c2[0]c1[0]X2Y0X1Y0X0Y0c3[1]c2[1]c1[1]c0[1]c0[0]X0Y1图6：Wallace压缩流程其中c0[0]为X1Y1+X0Y2的求和值，c1[0]为该半加器进位值；c0[1]为X3Y0+X2Y1+b0[0]的求和值，c1[1]为该全加器进位值，以此类推c2，c3值；两次压缩后加法树的深度降低为2，最后通过加法器得到乘法运算的最终结果。题目介绍：设计一个高效的16bit有符号数定点乘法器乘数和被乘数均为16bit有符号随机数，输出为32bit有符号数。不限定乘法器的设计方案和形式，要求乘法器运算结果正确，且最大可能的降低资源消耗，提高性能。最大性能代价分满足设计要求(资源代价得分，性能代价得分，将在第五部分详细介绍)。请根据要求规划该高效乘法器的结构并设计实现方案。设计要求：使用附录1中的8种逻辑门电路及其组合搭建16*16bit有符号数乘法器。代码顶层统一命名为HIS_MULT_TOP，乘数使用A_NUM标记，被乘数使用B_NUM标记，输出积使用C_NUM标记。算法实现使用硬件描述语言，如VHDL/Verilog搭建。验收说明：详细设计报告：包括但不限于算法方案，详细设计文档，设计代码，乘数编码操作和加法树的压缩过程；算法方案要求给出详细的乘法器工作原理分析。详细设计文档要求给出详细设计框图、子模块间的连接关系、乘数编码操作和加法树的压缩过程，可以参考第一部分给出的乘数编码示例给出编码公式和操作，加法树压缩示例给出每一次的压缩过程。设计方案需要合理考虑资源消耗和延时代价，尽可能的优化或者折中，并且准确统计出该乘法器的资源代价分和性能代价分，添加在详细设计报告的附录中。评分标准：必要条件：乘法器运算结果正确，通过随机数测试；性能代价分不大于1000；资源代价分不大于8000准确统计出乘法器的资源代价分和性能代价分；满足以上条件者方可进行有效评分；资源代价评估得分50根据所有参考人员完成该乘法器消耗的资源代价打分。资源代价分为完成该乘法器设计使用附录1中逻辑门电路数量和其对应的资源代价分之积。如完成该乘法器使用了5个与门（与门的资源代价分为6），10个非门（非门资源代价分为2），则资源代价分为30+20分。资源代价分采用相对绝对模式，分数越低，得分越高：≤5000：得分50分，≤6000：得分30分，≤7000：得分10分。性能代价评估得分35根据所有参考人员完成该乘法器的性能代价打分。性能代价分考察对象为该乘法器设计的最长延时路径。统计最长延时路径使用附录1中逻辑门电路数量和其对应的性能代价分之积。如最长路径上使用了5个与门（与门的性能代价分为7），10个非门（非门性能代价分3），则设计者的性能代价分为35+30分。性能代价分采用绝对打分模式，分数越低，则排名越靠前：≤500：得分35分，≤600：得分20分，≤800：得分10分。设计文档质量打分15根据所有参考人员的设计文档质量打分。文档要求：算法方案原理分析完备正确，设计文档描述详细，逻辑缜密；实现流程图，子模块的链接清晰关系，并能和交付代码完全对应；实现代码注释详细，通俗易懂；文档质量分采用绝对打分模式文档交付完完备，工作原理分析正确，描述清晰易懂：得分15分，参考人员最终得分为资源代价得分、性能代价的分和设计文档质量打得分之和。附录1：该乘法器可能用到的八种常用逻辑门（逻辑表达式、逻辑符号、真值表、逻辑运算规则）赛题十一：ASIC芯片物理设计中的PathGroup规划算法赛题十一、赛题十二测试集下载：https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=2435b87d92f74a748bc33211605eb59a描述及要求：Netlist是ASIC芯片物理设计的输入件，其中定义了数以百万计的standardcell之间的连接情况。物理设计EDA工具会基于netlist完成standardcell的placement、routing以及PPA优化等任务。其中，定义pathgroup是一种常见的PPA优化方法，它通过识别设计中的关键时序路径，定义关键时序路径在时序优化过程中的权重分级，引导工具的优化。具体来说，为了定义pathgroup，需要给定一条或一组时序路径的起点寄存器和终点寄存器（多个寄存器可借助通配符*表达）以及该pathgroup的优化权重。通常pathgroup需要根据placement阶段后的时序情况来定义，将时序较差的若干路径设置为高权重的pathgroup，具体操作中需要多次迭代与试错，效率较低。因此本课题希望能够寻找一种方法，基于原始的netlist文件，通过图论领域中的路径搜索、partition、连接复杂度分析等算法，在物理设计前发现设计中的潜在时序路径瓶颈，并形成pathgroup约束传递到EDA工具中，以期引导工具达成更好的QoR结果。要求1：在给定的测试集上完成netlist网表到图数据（由节点和边以及相关属性组成）的转换。测试数据集要求2：在由上一步建模得到的图上，搜索寄存器到寄存器的时序路径、用适当的方式表征路径时序风险、按照时序风险对时序路径进行排序并完成时序关键路径的识别（以上可以只精确到路径的起点和终点）。可利用路径经过的节点数、每个节点的入度、出度或者其他合理方式表征路径的时序情况。要求3：能够基于图上的时序情况预估结果，形成EDA工具可读的pathgroup约束，并根据时序的瓶颈程度进行分级。即最终需要给出各pathgroup的起点、终点和优化权重/优先级。说明1：除精确算法，也鼓励使用启发式算法，做好预测精度与算法资源开销的平衡。说明2：鼓励同学结合自身独特的背景和知识结构，跳出题目给出的提示，理解算法的最终目标，创造性地解决问题。说明3：grouppath的权重分级有10个分档，权重分别为1到10.评审得分点：算法效率。给出以大O符号表示的各阶段算法时间复杂度，以及各阶段算法在测试集上的实际运行时间。各阶段包括但不限于netlist到图的转化，以及在图上搜索寄存器到寄存器间路径长度的算法等。硬件资源开销，内存资源开销越小越好。尽量给出以大O符号表示的各阶段算法空间复杂度，以及各阶段算法在测试集上的实际平均内存占用和峰值内存占用。如果算法对特殊内存空间有显著开销，例如递归算法与栈空间的开销，还应给出这部分的空间复杂度和执行过程中的实际开销。路径瓶颈预测精度，预测到的瓶颈点与真实瓶颈点的相符性越高越好输出要求：算法设计文档、代码与编译脚本，编程语言不限，可以调用开源组件。在测试用例上的运行结果，要求至少以文本形式输出设计中按时序风险严重程度的起点寄存器与终点寄存器对，以及对应的grouppath约束文件。要求覆盖设计中的所有寄存器。赛题十二：ASIC芯片物理设计中的highfanout寄存器识别算法描述及要求：Netlist是ASIC芯片物理设计的输入件，其中定义了数以百万计的standardcell之间的连接情况，物理设计EDA工具会基于netlist完成standardcell的placement、routing等任务。其中，寄存器输出端的信号通过组合逻辑网络会传播到其他寄存器的输入端，通常从某一个寄存器出发，信号会传播到很多个寄存器（这些寄存器的数量常称为fanout数量）。当某寄存器的fanout数量很多时，它有可能会成为整个设计的时序与功耗瓶颈。因此，能够高效的在设计早期发现highfanout寄存器对设计优化十分有帮助。要求1：在给定的测试集上，完成netlist网表到图数据（由节点和边以及相关属性组成）的转换。测试数据集要求2：在转换得到的图上，完成寄存器fanout搜索算法，搜索某个寄存器通过组合逻辑网络能传播到多少寄存器的输入端。要求3：能够基于搜索算法的结果统计所有寄存器的fanout数量，并输出报告。说明1：除精确算法，也鼓励使用启发式算法，做好预测精度与算法资源开销的平衡。说明2：鼓励同学结合自身独特的背景和知识结构，跳出题目给出的提示，理解算法的最终目标，创造性地解决问题。评审得分点：算法效率。给出以大O符号表示的各阶段算法时间复杂度，以及各阶段算法在测试集上的实际运行时间。各阶段包括但不限于netlist到图的转化，以及在图上搜索寄存器的fanout数量的算法等。硬件资源开销，内存资源开销越小越好。给出以大O符号表示的各阶段算法空间复杂度，以及各阶段算法在测试集上的实际平均内存占用和峰值内存占用。如果算法对特殊内存空间有显著开销，例如递归算法与栈空间的开销，还应给出这部分的空间复杂度和执行过程中的实际开销。寄存器fanout搜索的准确度，准确度越高越好。输出要求：算法设计文档、代码与编译脚本，编程语言不限，可以调用开源组件。在测试用例上的运行结果，要求至少以文本形式输出设计中所有寄存器的fanout数量。第六届中国研究生创芯大赛承办单位介绍第六届中国研究生创“芯”大赛承办单位华中科技大学坐落于湖北省武汉市，是国家教育部直属重点综合性大学、国家“211工程”重点建设和“985工程”建设高校之一，也是首批“双一流”建设高校。学校校园占地7000余亩，园内树木葱茏，碧草如茵，绿化覆盖率72%，被誉为“森林式大学”。学校师资力量雄厚，并遵循“应用领先、基础突破、协调发展”的科技发展方略，构建起了覆盖基础研究层、高新技术研究层、技术开发层三个层次的科技创新体系。华中科技大学集成电路学院以服务国家重大战略和区域经济发展为目标，承建集成电路科学与工程和电子科学与技术两个一级学科，电子科学与技术、集成电路设计与集成系统、微电子科学与工程三个国家一流本科专业，先后获批国家集成电路人才培养基地、国家示范性微电子学院、国家集成电路产教融合创新平台。学院按照“国际视野、拔尖示范、协同育人、自主创芯、服务地方"的思路，通过人才培养、科学研究、学科建设“三位一体”，充分发挥产教融合优势，支撑和引领华中地区集成电路产业高速发展。武汉东湖新技术开发区简称东湖高新区，又称中国光谷、简称光谷，于1988年创建成立，是中国首批国家级高新区、第二个国家自主创新示范区、中国（湖北）自由贸易试验区武汉片区，并获批国家光电子信息产业基地、国家生物产业基地、央企集中建设人才基地、国家首批双创示范基地等。经过30多年的发展，东湖高新区综合实力和品牌影响力大幅提升，知识创造和技术创新能力提升至全国169个国家级高新区第一，成为全国10家重点建设的“世界一流高科技园区”之一。

华大九天企业命题专项奖设置:华大九天企业命题专项奖专门用于奖励选择华大九天企业命题的赛队，华大九天企业命题专项奖是初赛奖，由企业专家评出。入围决赛的参赛队伍继续参加大赛决赛奖项评比，与初赛奖项互不冲突。华大九天企业命题专项奖设：一等奖3队，每队奖金1万元二等奖6队，每队奖金0.5万元赛题文档下载链接https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=a477f60a64f94b90a2063bed45216058华大九天赛题视频讲解/工具介绍【2023年中国研究生创“芯”大赛-华大九天企业命题讲解及工具使用说明】https://www.bilibili.com/video/BV1Lg4y137m2/?share_source=copy_web&vd_source=731983d24066c046753f8a80d7ad6bd5注：华大九天器件模型提取工具EmpyreanXModel®介绍EmpyreanXModel®是华大九天的器件模型提取工具，支持硅基金属氧化物器件、硅基高压器件、分立器件和新型第三代半导体等不同类型的器件模型提取。请有意向使用EmpyreanXModel®的同学填写附件1并发送至邮箱univ@empyrean.com.cn华大九天将为您提供使用软件的账号及相关使用说明。附件1-EmpyreanXModel使用申请表（点击链接下载）https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=65e9d49ff7b24f5ea7e08f70129881d2本届大赛报名阶段将组织开展华大九天器件建模工具Xmodel线上培训课程，帮助选择华大九天赛题的参赛队伍提升专业技能水平，在本届赛事中取得优异成绩。具体线上培训时间及内容敬请留意公众号「研究生创芯大赛」赛题一：直流器件建模描述及要求工艺、器件不限，包括但不限于硅基MOSFET、FinFET、SOIMOSFET、GaNHEMT、SiC等，但需标明具体工艺和器件。需给出器件的基本结构，依照器件结构/工艺对器件特性进行分析。需要包含相关的工艺、器件的基本效应，并对这些基本效应给出相应的测试方法（来源于实测数据）或仿真条件（来源于TCAD仿真）。以Si基MOSFET为例，除常规IV、CV特性外，至少需要LOD、WPE、OSE等效应。测试数据来源不限，可来自于实测数据或TCAD仿真，但需标明。针对上述的工作机理和器件特性给出模型的拓扑结构，基于测试数据，使用EmpyreanXModel®建立相应的模型，同时介绍模型参数的提取流程。除上述提到的基本特性要求外，可以额外针对特殊效应（如高压特性、先进工艺下更多的二级效应）进行研究作为加分项。特殊效应需要给出效应的机理、测试/仿真方法、建模方法。提供模型文件模型精度越高，得分越高。得分分析器件基本结构、性能分析（20分）能够根据器件特性，提出明确的测试或仿真方案。（20分）给出模型的拓扑结构，提出模型提取流程（20分）给出模型与数据对比结构，总结当前模型的优缺点，展望模型未来可提升的方向(20分)特殊测试方法、器件效应、建模方法作为额外的加分项（20分）赛题二：射频器件建模描述及要求工艺、器件不限，包括但不限于硅基MOSFET、FinFET、SOIMOSFET、GaNHEMT、GaAs/InPHBTHEMT等，但需标明具体工艺和器件。需给出器件的基本结构，依照器件结构/工艺对器件直流特性、射频寄生效应等进行分析。需要包含相关的工艺、器件的基本效应，并对这些基本效应给出相应的测试方法（来源于实测数据）。以GaN器件为例除常规IV特性、小信号S参数外，至少需要自热效应、陷阱效应等效应。针对上述的工作机理和寄生特性给出模型的拓扑结构，基于测试数据，使用EmpyreanXModel®建立相应的模型，同时介绍模型参数和寄生参数的提取流程。除上述提到的基本特性要求外，可以额外针对特殊效应（热噪声参数特性、高频特性110/220GHz以上、loadpull特性/大信号建模）进行研究作为加分项。特殊效应需要给出效应的机理、测试/仿真方法、建模方法。提供modelcard模型精度越高，得分越高。得分分析器件基本结构、性能、寄生特性（20分）能够根据器件特性，提出明确的测试方案。（20分）给出模型的拓扑结构，寄生效应，提出模型提取流程（20分）给出模型与数据对比结构，总结当前模型的优缺点，展望模型未来可提升的方向(20分)特殊测试方法、器件效应、建模方法作为额外的加分项（20分）注：华大九天模拟电路设计全流程EDA工具介绍：华大九天模拟电路设计全流程EDA工具系统包括原理图编辑工具、版图编辑工具、电路仿真工具、物理验证工具、寄生参数提取工具，为用户提供了从电路到版图、从设计到验证的一站式完整解决方案。原理图和版图编辑工具EmpyreanAether搭建了一个高效便捷的模拟电路设计平台，它支持原理图编辑、版图编辑以及仿真集成环境，同时和电路仿真工具（EmpyreanALPS），物理验证工具（EmpyreanArgus）、寄生参数提取工具(EmpyreanRCExplorer)无缝集成，为用户提供了完整、平滑、高效的一站式设计流程。请意向选择使用华大九天模拟电路设计全流程EDA工具的同学填写附件2并发送至邮箱univ@empyrean.com.cn华大九天将为您提供使用软件的账号及相关使用说明。附件2-华大九天模拟电路设计全流程EDA工具使用申请表（打开链接下载）https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=3b55cfea5b5742b08b86950aa08bdc1d本届大赛报名阶段将组织开展华大九天模拟电路设计全流程EDA工具线上培训课程，帮助选择华大九天赛题的参赛队伍提升专业技能水平，在本届赛事中取得优异成绩。具体线上培训时间及内容敬请留意公众号「研究生创芯大赛」赛题三：全差分放大器的设计题目：采用华大九天模拟电路设计全流程EDA工具系统及其自带的openPDK，设计一款全差分放大器电路，完成全部电路图设计和仿真的过程。可参考以下架构：工作条件：采用给定openPDK工艺，需要采用PDK库中提供的器件完成设计；输入偏置电流10uA，偏置电压Vcm可自定；以下指标工作于电源电压1.6~2.0V（Nominal1.8V），温度-20~80℃（Nominal27℃），工艺corner包括SS/TT/FF；要求技术指标（均考虑所有PVTcorner组合中的最差前仿真值）：放大器开环DC增益Av0≥70dB，-3dB带宽BW0≥2MHz，开环相位裕度PhaseMargin≥45°，给出测试电路和仿真结果（30分）；1MHz时电源抑制比PSRR-1M≥80dB；给出PSRR测试电路和仿真结果（15分）;同时输入等幅的1MHz&1.01MHz双音差分信号时，使用HB分析方法，求输出三阶交调比值OIP3≤-50dBc；给出OIP3测试电路和仿真结果（15分）;运放正常工作电流(En=1)，IDC≤5mA；给出测试电路和仿真结果（10分）；运放关断电流(En=0)，Idown≤1uA；给出测试电路和仿真结果（10分）；提供Word版设计报告，详细阐述设计思路和设计过程、仿真结果（20分）。赛题四：振荡器的设计题目：采用华大九天模拟电路设计全流程EDA工具系统及其自带的openPDK，设计一款压控振荡器（VCO）电路，完成全部电路图设计和仿真的过程。参考以下架构：工作条件：采用给定openPDK工艺，需要采用PDK库中提供的器件完成设计；以下指标工作于电源电压1.6~2.0V（Nominal1.8V），温度-20~80℃（Nominal27℃），工艺corner包括SS/TT/FF；要求技术指标（考虑所有PVTcorner组合中最差前仿真值）：输出为差分方波或正弦波，当VTune调节范围在[0.4V,1.4V]，对应输出频率范围需要包含[200MHz,800MHz]，给出以0.1V为步进的V-F曲线（可以单调上升或下降，但不能出现拐点）（30分）噪声指标：在输出频率为800MHz时，使用HBNoise分析得到差分输出相噪≤-80dBc/Hz@100kHz；给出测试电路和仿真结果（30分）VCO正常工作电流(En=1)，IDC≤5mA；给出测试电路和仿真结果（10分）；VCO关断电流(En=0)，Idown≤1uA；给出测试电路和仿真结果（10分）；提供Word版设计报告，详细阐述设计思路和设计过程、仿真结果（20分）。第六届中国研究生创芯大赛承办单位介绍第六届中国研究生创“芯”大赛承办单位华中科技大学坐落于湖北省武汉市，是国家教育部直属重点综合性大学、国家“211工程”重点建设和“985工程”建设高校之一，也是首批“双一流”建设高校。学校校园占地7000余亩，园内树木葱茏，碧草如茵，绿化覆盖率72%，被誉为“森林式大学”。学校师资力量雄厚，并遵循“应用领先、基础突破、协调发展”的科技发展方略，构建起了覆盖基础研究层、高新技术研究层、技术开发层三个层次的科技创新体系。华中科技大学集成电路学院以服务国家重大战略和区域经济发展为目标，承建集成电路科学与工程和电子科学与技术两个一级学科，电子科学与技术、集成电路设计与集成系统、微电子科学与工程三个国家一流本科专业，先后获批国家集成电路人才培养基地、国家示范性微电子学院、国家集成电路产教融合创新平台。学院按照“国际视野、拔尖示范、协同育人、自主创芯、服务地方"的思路，通过人才培养、科学研究、学科建设“三位一体”，充分发挥产教融合优势，支撑和引领华中地区集成电路产业高速发展。武汉东湖新技术开发区简称东湖高新区，又称中国光谷、简称光谷，于1988年创建成立，是中国首批国家级高新区、第二个国家自主创新示范区、中国（湖北）自由贸易试验区武汉片区，并获批国家光电子信息产业基地、国家生物产业基地、央企集中建设人才基地、国家首批双创示范基地等。经过30多年的发展，东湖高新区综合实力和品牌影响力大幅提升，知识创造和技术创新能力提升至全国169个国家级高新区第一，成为全国10家重点建设的“世界一流高科技园区”之一。

极海企业命题专项奖设置:极海企业命题专项奖专门用于奖励选择极海企业命题的赛队，极海企业命题专项奖是初赛奖，由企业专家评出。入围决赛的参赛队伍继续参加大赛决赛奖项评比，与初赛奖项互不冲突。极海企业命题专项奖设：一等奖2队，每队奖金1万元二等奖4队，每队奖金0.5万元赛题咨询邮箱edu@geehy.com赛题文档下载链接https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=d870920caaf548cca705a6d528341095极海企业命题视频讲解https://www.bilibili.com/video/BV1ks4y117wY/?share_source=copy_web&vd_source=731983d24066c046753f8a80d7ad6bd5赛题一：基于冲击UWB技术设计实现高精度定位系统选题背景UWB（UltraWideBand）超宽带技术是一种使用1GHz以上频率带宽的无线载波通信技术。对比Wi-Fi、蓝牙技术，UWB具有定位精度高、实时定位速度快、高可靠性和安全性等优势。据贝哲斯咨询数据，2021-2027预测期间内，预计超宽带（UWB）市场将以3.29%的复合年增长率稳步增长，预计在2027年全球超宽带（UWB）市场总规模将会达到7.4亿元。随着UWB将成为大多数移动设备的主流技术，它也将在其他领域发展，如风扇、灯和智能扬声器，以及汽车等智能家居设备市场迎来高增长。UWB生态系统的应用范围也正在不断扩大。描述及要求：基于冲击UWB系统设计实现高精度定位功能。基于C/MATLAB搭建冲击UWB发送信号模型(根据设计的定位精度，合理选择冲击信号时间宽度、调制方式等)，并基于该信号开发UWB信号接收算法，包括脉冲延时检测算法和位置估计算法(基于3个UWB发送端)等；输出浮点和定点算法仿真链路。完成算法到硬件实现的架构设计，包括处理时序设计、数据流设计、运算单元微架构设计等；输出设计报告。完成RTL代码设计与仿真验证，输出RTL代码、仿真环境和仿真报告。输出要求：算法设计方案及算法性能仿真报告硬件架构设计概述(文档)及RTL代码(verilog)testbench激励及验证环境RTL仿真报告评审得分点：定位功能正确，定位误差越小得分越高架构清晰，代码简洁，逻辑性强模块算法越简洁，IP面积越小，得分越高低功耗设计为加分项，低功耗策略运用越多、实际功耗越低，得分越高设计尽量与某种应用场景匹配，比如智能车钥匙、室内定位/导航、智能门禁、人员定位/设备追踪等(可自行选择其他应用场景)评分标准：60分以下：算法或电路功能不正确，不能完成定位功能。60~70分：算法和电路功能正确，在典型场景下能完成定位功能。70~80分：定位功能正确，在各种场景下定位性能较好；算法和电路架构清晰，代码简洁，有低功耗低面积设计。80~90分：各场景下定位性能好；算法和电路设计在架构、功耗、面积、性能等方面有较深入全面考虑，能达到较好的指标。90~100分：各场景下定位性能好且工作稳定；能综合运用各种技术方法实现最优的功耗、面积及定位性能等；整个IP达到准商用水平。100+分:在100分要求的基础上，能高度匹配某种应用场景，可作为针对该应用的一个完成解决方案。赛题二：相位式激光测距与模拟前端设计选题背景相位式激光测距通常适应于中短距离的测量，测量精度可达毫米、微米级，也是目前测距精度最高的一种方式，在距离工业、测量、测绘等领域应用广泛。描述及要求（基础）：架构模型至少包括激光二极管驱动，系统时钟、电源，光学传感模拟前端，0.1~20米覆盖范围内典型精度±5mm；测距实现方式不限，但需要考虑现实可行性；电路设计只要求模拟前端（激光传感器输入检测放大部分）；测量时间（不包括算法）小于20毫秒；光学传感器输入电流的动态范围1nA~100uA；CMOS工艺描述及要求（加分）：模拟前端总功耗<10mA，越小越好；系统集成度越高越好；光传感器信号相位检测算法（算法和设计可以分开）评审得分点：架构设计占总分60%，电路设计占总分30%，报告占总分10%；架构要求合理可行，包含非理想因素（如增益，速度，噪声），推导并通过模型验证测距误差；模拟电路面积、功耗越小，得分越高输出要求：激光测距技术报告，包括技术总结与前瞻分析（着重当前架构的实现方式）；架构模型与仿真报告；模拟前端电路数据；设计与仿真报告（典型corner下）与总结第六届中国研究生创芯大赛承办单位介绍第六届中国研究生创“芯”大赛承办单位华中科技大学坐落于湖北省武汉市，是国家教育部直属重点综合性大学、国家“211工程”重点建设和“985工程”建设高校之一，也是首批“双一流”建设高校。学校校园占地7000余亩，园内树木葱茏，碧草如茵，绿化覆盖率72%，被誉为“森林式大学”。学校师资力量雄厚，并遵循“应用领先、基础突破、协调发展”的科技发展方略，构建起了覆盖基础研究层、高新技术研究层、技术开发层三个层次的科技创新体系。华中科技大学集成电路学院以服务国家重大战略和区域经济发展为目标，承建集成电路科学与工程和电子科学与技术两个一级学科，电子科学与技术、集成电路设计与集成系统、微电子科学与工程三个国家一流本科专业，先后获批国家集成电路人才培养基地、国家示范性微电子学院、国家集成电路产教融合创新平台。学院按照“国际视野、拔尖示范、协同育人、自主创芯、服务地方"的思路，通过人才培养、科学研究、学科建设“三位一体”，充分发挥产教融合优势，支撑和引领华中地区集成电路产业高速发展。武汉东湖新技术开发区简称东湖高新区，又称中国光谷、简称光谷，于1988年创建成立，是中国首批国家级高新区、第二个国家自主创新示范区、中国（湖北）自由贸易试验区武汉片区，并获批国家光电子信息产业基地、国家生物产业基地、央企集中建设人才基地、国家首批双创示范基地等。经过30多年的发展，东湖高新区综合实力和品牌影响力大幅提升，知识创造和技术创新能力提升至全国169个国家级高新区第一，成为全国10家重点建设的“世界一流高科技园区”之一。

泰瑞达企业命题专项奖设置:泰瑞达企业命题专项奖专门用于奖励选择泰瑞达企业命题的赛队，泰瑞达企业命题专项奖是初赛奖，由企业专家评出。入围决赛的参赛队伍继续参加大赛决赛奖项评比，与初赛奖项互不冲突。泰瑞达企业命题专项奖设：一等奖1队，每队奖金1万元二等奖3队，每队奖金0.5万元赛题文档下载链接https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=3c5cf8b2e63d46d3827ee0d05c22a9da赛题一：利用AI技术优化模拟信号源芯片自动化测试设备（ATE）是半导体高端设备中的一类，其技术进步本身基于芯片设计与制造技术的进步，同时又存在如何使用已有芯片（有限性能）测试未来芯片（更高性能）的挑战。越发复杂的测试需求对测试设备和系统搭建提出了更高的挑战，提供超过高性能被测对象（DUT）更高性能的信号源是挑战之一。在固有物理性能极限限制下，新兴的的AI技术为我们提高信号源信号质量打开了全新的思路。我们在探索将现有硬件系统搭配AI技术得以实现性能突破的可能。要求：设计（或使用）常规正弦模拟信号源（作为待优化基础系统）建立理论解释系统工作原理（不限方式），提取系统质量关键指标（不限种类，精度，可靠性，稳定性等）使用AI算法（不限算法种类）针对系统一项（必要项）或多项（加分项）关键指标进行优化，提供：理论验证，请说明原理或公式推导优化算法源码或伪码实际系统优化先后关键指标对比标注:1.报名参赛的前三十只队伍凭预研方案（PPT），将获得泰瑞达提供的一套参考信号发生与采集硬件电路。预研方案中包括但不限于：描述信号源电路的设计目标；参考文献检索；描述设计思路；该硬件电路仅作为参考，参赛队伍可以自行搭建或利用已有硬件电路实现功能。2.参赛者可自由选择在仿真环境中完成优化设计或利用实际系统硬件平台完成优化设计，可自由选择采用MCU/ARM/DSP/FPGA/PC等任何系统实现。例如：利用提供的参考硬件电路中的D/A生成正弦信号，并利用A/D测量生成信号的主要指标（SNR，THD）。评分标准：基本信号系统描述的科学性和准确性（是否有足够理论支撑，是否考虑现实环境的影响因素）优化方案的创新性方案的最终优化效果（AI模型的性能指标，优化后信号源的指标等）预研方案，优化报告的质量；源代码或伪代码质量；提供硬件实测原始数据加分；如果参赛队伍为非首次参赛，请提供与以往方案相比的创新点与优化效果；附录：参考硬件电路https://www.waveshare.net/shop/High-Precision-AD-DA-Board.htmAD:ADS1256,24-bit8Channel,datarateupto30ksps(TeradyneADCteamdevelopedthetestsolutionforthisdeviceonFLEXplatform:>)DA:DAC8552,16-bit2Channel,settlingtime10us赛题二：程序语言-UML时序智能生成器在集成电路行业，随着芯片设计和制造技术的进步，程序规模日益增大，越来越多的项目采用高速迭代的敏捷开发模式，由此为开发及测试人员带来项目周期短，复杂度高的挑战。如果设计一个智能分析器，以自动化分析程序的逻辑及执行流程，并生成UML的时序图，以图形的方式直观表现出程序架构，就可以有效地提高代码分析的效率，缩短项目迭代周期。要求：参赛者可自行决定要使用的开发语言；参赛者可建议列表中选择一种程序语言作为分析对象：建议C++,C#,Java,Python,Javascript,VB）；完成分析对象语言的词法语法分析，并最终生成UML时序图；可使用开源的第三方库，但更鼓励参赛者自行完成词法语法分析器以及时序图生成器，评分标准1.根据分析工具支持的程序复杂度:一份文件，程序中只有函数，表达式，没有流程控制语句和全局对象的定义。一份文件，程序中有ifelse和loop等流程控制语句，并且有嵌套调用。多份文件，并在2的基础上增加全局变量类定义和不同文件间的类定义调用（可约束文件名和类名需一致，一个文件中只许写一个类）。协同输出的成果物质量；2.设计文档的完整性及可读性；3.源代码的可读性；4.使用自主研发的语法分析器加分5.使用自主研发时序图生成器加分6.可支持多语言环境加分；7.如果参赛队伍为非首次参赛，请提供与以往方案相比的创新点与优化效果；输出要求：设计文档（设计文档中标明所选难度）；源代码；测试报告；工具要分析的原始代码（输入件）；UML时序图；第六届中国研究生创芯大赛承办单位介绍第六届中国研究生创“芯”大赛承办单位华中科技大学坐落于湖北省武汉市，是国家教育部直属重点综合性大学、国家“211工程”重点建设和“985工程”建设高校之一，也是首批“双一流”建设高校。学校校园占地7000余亩，园内树木葱茏，碧草如茵，绿化覆盖率72%，被誉为“森林式大学”。学校师资力量雄厚，并遵循“应用领先、基础突破、协调发展”的科技发展方略，构建起了覆盖基础研究层、高新技术研究层、技术开发层三个层次的科技创新体系。华中科技大学集成电路学院以服务国家重大战略和区域经济发展为目标，承建集成电路科学与工程和电子科学与技术两个一级学科，电子科学与技术、集成电路设计与集成系统、微电子科学与工程三个国家一流本科专业，先后获批国家集成电路人才培养基地、国家示范性微电子学院、国家集成电路产教融合创新平台。学院按照“国际视野、拔尖示范、协同育人、自主创芯、服务地方"的思路，通过人才培养、科学研究、学科建设“三位一体”，充分发挥产教融合优势，支撑和引领华中地区集成电路产业高速发展。武汉东湖新技术开发区简称东湖高新区，又称中国光谷、简称光谷，于1988年创建成立，是中国首批国家级高新区、第二个国家自主创新示范区、中国（湖北）自由贸易试验区武汉片区，并获批国家光电子信息产业基地、国家生物产业基地、央企集中建设人才基地、国家首批双创示范基地等。经过30多年的发展，东湖高新区综合实力和品牌影响力大幅提升，知识创造和技术创新能力提升至全国169个国家级高新区第一，成为全国10家重点建设的“世界一流高科技园区”之一。

“华为杯”第五届中国研究生创“芯”大赛由教育部学位管理与研究生教育司指导，中国学位与研究生教育学会、中国科协青少年科技中心主办，清华海峡研究院作为秘书处，浙江大学杭州国际科创中心和浙江大学微纳电子学院共同承办。第五届大赛以“智汇青春，有梦当燃”为主题，2022年4月启动报名，2022年7月进行初赛评审工作，2022年8月举办决赛。本届大赛共有来自全国96所高校的503支队伍报名参赛，参赛学生1469人，指导教师638人，再创历史新高。经笔试、机考、答辩以及现场路演环节选拔，评出团队一等奖15名（前3名为创“芯”之星）、团队二等奖36名、团队三等奖103名、优秀组织奖20名、优秀指导教师奖20名。大赛举办期间，还同步举行了校企合作对接会、微纳学术节、人才集市、企业参观等活动，积极助力集成电路产教融合和高端人才引育工作。2022年8月2日上午，“华为杯”第五届中国研究生创“芯”大赛在浙江大学杭州科创中心拉开决赛帷幕，来自全国48所高校的154支队伍经过层层选拔，从503支队伍中脱颖而出，最终入围决赛。教育部学位管理与研究生教育司二级巡视员唐继卫，杭州市委组织部副部长、市委人才办常务副主任陈键，萧山区委副书记、区长姜永柱，浙江大学副校长周天华，中国工程院院士、浙江大学微纳电子学院院长吴汉明，国家示范性微电子学院建设专家组组长、浙江大学微纳电子学院名誉院长严晓浪，中国研究生创“芯”大赛执行主任委员、清华大学教授王志华，浙江省教育厅高教处处长吕华，华为技术有限公司杭州研究所副所长褚艳旭等上台启动大赛决赛；杭州市经信局副局长杨柳春，萧山经开区党工委委员、管委会副主任朱国军，中国学位与研究生教育学会副秘书长赵瑜，中国研究生创“芯”大赛、中国研究生电子设计竞赛发起人周祖成教授和大赛组委会、专委会、执委会领导，以及各高校专家学者、企业代表、参赛师生等参加开幕式。中国工程院院士、大赛组委会名誉主任委员倪光南以线上方式致辞。开幕式启动仪式唐继卫对大赛的顺利举办表示祝贺，他指出中国研究生创新实践系列大赛以竞赛激励的方式营造研究生创新实践氛围，激发了研究生创新实践精神，提高了研究生创新实践能力。中国研究生创“芯”大赛作为系列赛事之一，在培育高端“芯”人才等方面发挥了重要作用，企业赛道设置、行业专家评审、校企合作对接、天使投资引入等更是成为促进产教融合协同育人的有益尝试。他希望同学们能够担当起时代赋予的历史使命，为国家集成电路实现自主可控做出贡献，同时期待社会各界关注研究生教育发展，共同为新时代人才强国战略贡献力量。倪光南院士表示，芯片是信息技术的核心基础。当前，时代之变和世纪疫情相互叠加，世界进入新的动荡变革期，科技创新成为国际战略博弈的主战场，以自主创新、自主可控的路径来实现芯片产业发展显得尤为重要。他希望政府机构、科研单位、企业精诚合作，发挥在各自领域的优势，合力推进芯片行业在自主创新的道路上迈出更加坚实的脚步。同时希望同学们始终胸怀“国之大者”，拥抱开源RISC-V、追求创新卓越、敢于担当奉献、乐于挥洒青春，在赛场上全力拼搏、勇往直前，取得好成绩、得到新收获。姜永柱表示，创“芯”大赛决赛落地科创中心，既是对科创中心推进集成电路产业技术创新、组织产业共性关键技术攻关、促进产学研用深度融合、培养集成电路产业人才的殷切期盼，也是萧山进一步优化集成电路产业生态、加快产业发展的难得契机。他期待，通过本次大赛的举办挖掘和培养一批集成电路行业的后备人才，培育和孵化一批集成电路中小企业，帮助更多优质项目和优秀团队落地发展。他强调，萧山将一如既往地全力支持科创中心发展，一如既往地为各方英才提供更加开放、包容、多样的创新创业环境和更加便捷、高效、细致的服务保障，让企业和人才能够安心、放心、舒心地在萧山开展新事业、开启新征程。周天华表示，浙江大学作为一所综合型、研究型、创新型大学，一直高度重视集成电路学科发展布局，在科创中心搬迁建设微纳电子学院，坚持“产教融合、科教协同、开放办学”的原则，积极开展“集成电路科学与工程”一级学科建设，重点推进浙江省集成电路创新平台建设，为浙江、长三角乃至中国的芯片产业技术发展提供有效的技术支撑和人才保障。他希望通过本次大赛，选拔出一批致力于服务国家集成电路产业发展战略的优秀科研人才。同时期待科创中心通过大赛，在探索“新工科2.0”建设道路上锐意进取，在攻克关键核心技术上久久为功，在科技创新和产业创新双向联动上持续发力，推动区域产业集聚和转型升级。开幕式上，陈键详细介绍了杭州市创新人才支持政策，吴汉明院士以及华为技术专家李艳华进行了主题报告，各高校选手代表宣读了参赛誓词。杭州市委组织部副部长、市委人才办常务副主任陈键讲解杭州市人才政策中国工程院院士、浙江大学微纳电子学院院长吴汉明主题报告华为海思AI高级技术专家李艳华主题报告各大高校选手代表宣读参赛誓词经过决赛上机考试、笔试、分组答辩及最终竞演环节的激烈角逐，2022年8月4日，“华为杯”第五届中国研究生创“芯”大赛颁奖仪式在浙江大学杭州国际科创中心（简称科创中心）落下帷幕。来自全国各大高校、企业、科研机构的集成电路行业专家、优秀青年学子共同见证第五届大赛创“芯”之星诞生，为第五届大赛画上圆满句号。决赛上机、笔试、答辩等环节决赛同期举行校企合作对接会、人才集市、浙江大学微纳学术节、集成电路企业参观等活动，积极助力集成电路产教融合和高端人才引育工作。决赛同期活动（部分）中国科学院院士、科创中心首席科学家杨德仁，中国学位与研究生教育学会副会长金保昇教授、副秘书长赵瑜，杭州市委组织部副部长、市委人才办常务副主任陈键，杭州市经济和信息化局副局长杨柳春，中国研究生创“芯”大赛执行主任委员王志华教授，中国研究生创“芯”大赛、中国研究生电子设计竞赛发起人周祖成教授，浙江大学研究生院研究生培养处处长王青青教授，华为公司竞赛管理部部长王爱猛以及组委会、执委会、专委会和集成电路行业专家学者、企业代表、参赛师生等出席颁奖典礼。杨德仁院士在致辞中向社会各界对本届大赛的辛勤奉献表示由衷感谢。他指出，我国集成电路产业虽“芯”路崎岖，但未来可期。他祝愿创“芯”大赛越办越好，全体参赛师生科研攻关之路再攀新高，我国集成电路产业发展早日实现跨越式的发展、里程碑式的突破，同时欢迎青年学子加入科创中心，抢抓集成电路产业发展的黄金机遇期，携手推动集成电路产业发展迈上新的台阶。金保昇指出，中国研究生创新实践系列大赛坚持以研究生为主体，以国家战略需求为导向，以行业企业参与为支撑，打造政产学研用合作创新平台，为研究生搭建创新交流的舞台。第五届中国研究生创“芯”大赛作为中国研究生创新实践系列大赛的主题赛事之一，积极开展各项活动，打造研究生培养单位和企业之间的桥梁，助推产教融合协同育人事业发展。他希望同学们把国家需要当成自身发展方向，将科研成果写在祖国大地上，脚踏实地、持续奋斗，不负时代、不负青春，成长为集成电路行业未来领军人才。王志华在总结中指出，本次大赛在各方合力推动下取得显著进步：一是报名参赛队伍稳步上升。共有来自全国96所研究生培养单位的503支队伍报名参赛，79%为硕士研究生，12%为博士研究生。二是加大企业命题参与度，促进校企协同育人。本届赛事吸引了多家优秀企业进行命题，命题范围覆盖集成电路全流程、全产业链，极大匹配了“研究生竞赛”属性。三是赛事活动丰富，切实贯通产业链和教育链的相互衔接。大赛先后举办“创‘芯’1+1”线上讲座，器件建模工具培训，专场高端人才专场招聘会、集成电路企业参观、校企合作对接会等活动。四是严格落实疫情防控举措，积极开启线上赛事工作，本届赛事首次采取线上线下结合方式，顺利完成了决赛环节。五是总奖金奖励创历史新高，地方政府积极定制人才政策，赛事所在杭州市积极定制人才政策，分别针对符合条件的创“芯”之星等奖项获得者给予D类、E类、F类人才认定。王爱猛表示，华为的发展离不开高校的大力支持，高校源源不断地输送优秀人才，为华为持续注入新鲜血液，成为企业不断向前发展的动力。“华为杯”第五届中国研究生创“芯”大赛继续吸引了来自全国众多高校的优秀学子，大赛为同学们提供了非常好的学习、交流和实践的舞台，华为希望和优秀学子一起参与到这项有意义的赛事中来，同时期待能和大家一起，把数字世界带入每个人、每个家庭、每个组织，共建万物互联的智能世界。闭幕式上，下届承办单位代表华中科技大学集成电路学院院长缪向水教授发表了致辞并交接赛旗。经过上机考试、笔试、分组答辩及最终竞演环节的激烈角逐，大赛最高荣誉「创“芯”之星」称号最终由来自上海交通大学“麻辣香锅队”、华中科技大学的“啊对对对对对队”以及西安电子科技大学“氧化镓小分队”三支队伍夺得。中国科学院院士、浙江大学杭州国际科创中心首席科学家杨德仁为第五届创“芯”大赛的创“芯”之星颁奖。创“芯”之星队伍合影中国研究生创芯大赛组委会执行主任委员王志华、华为公司竞赛管理部部长王爱猛、浙江大学研究生院研究生培养处处长王青青共同为一等奖队伍颁奖。一等奖队伍合影中国学位与研究生教育学会副秘书长赵瑜、中国研究生创芯大赛专家委员会常务副主任委员盖伟新、清华校友总会集成电路专业委员会秘书长刘卫东、中国科学院微电子研究所研究员周玉梅、浙江大学杭州国际科创中心主任杨建义、浙江大学微纳电子学院副院长马建国共同为二等奖队伍颁奖。二等奖队伍合影中国研究生创“芯”大赛组委会顾问周祖成、杭州市经济和信息化局副局长杨柳春共同为优秀指导教师奖获奖教师颁奖。优秀指导教师奖（部分）合影中国学位与研究生教育学会副会长金保昇、中共杭州市委组织部副部长、市委人才办常务副主任陈键共同为优秀组织奖获奖单位颁奖。优秀组织奖单位合影第五届大赛有来自华为、格科微、新思、Cadence、日月光、艾为、泰瑞达、华大九天、京微齐力、极海半导体、平头哥共十一家企业设置企业命题与专项奖。来自清华大学、东南大学、电子科技大学、西安电子科技大学等26所高校的57支队伍荣获企业专项奖。华为海思杭研院人力资源主管李长敏为华为企业命题特等奖及一等奖队伍颁奖。华为企业命题特等奖队伍合影华为企业命题一等奖队伍合影格科微电子格科微电子（上海）有限公司资深总监乔劲轩为格科微企业命题一等奖队伍颁奖。格科微企业命题一等奖队伍合影新思科技教育项目负责人王婧为新思科技企业命题一等奖队伍颁奖。新思科技企业命题一等奖队伍合影上海楷登电子科技有限公司数字实现和签收部门数字产品资深高级总监刘淼为Cadence企业命题一等奖队伍颁奖。Cadence企业命题一等奖队伍合影中国研究生创芯大赛组委会秘书处秘书长涂丛慧为日月光SiP创新奖一等奖队伍颁奖。日月光SiP创新奖一等奖队伍合影浙江大学杭州国际科创中心副主任夏雷为艾为电子企业命题一等奖队伍颁奖。艾为电子企业命题一等奖队伍合影泰瑞达（上海）有限公司研发总监侯毅为泰瑞达企业命题一等奖队伍颁奖。泰瑞达企业命题一等奖队伍合影北京华大九天科技股份有限公司市场合作总监余涵为华大九天企业命题一等奖队伍颁奖。华大九天企业命题一等奖队伍合影京微齐力（北京）科技有限公司市场宣传经理李云琴为京微齐力企业命题一等奖队伍颁奖。京微齐力企业命题一等奖队伍合影珠海极海半导体有限公司副总经理王远学为极海半导体企业命题一等奖队伍颁奖。极海半导体企业命题一等奖队伍合影北京邮电大学教授、中国研究生创“芯”大赛专家委员会委员刘雯为平头哥企业命题一等奖队伍颁奖。平头哥企业命题一等奖队伍合影第五届大赛承办单位浙江大学杭州国际科创中心针对赛事增设创业投资意向奖励环节，以促进团队创新创业与项目落地。来自浙江大学、华中科技大学、西安电子科技大学的三支队伍共获得创业投资意向总金额奖励1000万元，为中国“芯”注入新动能。第五届大赛举办地浙江大学杭州国际科创中心，致力于建设面向人才培养、前沿科技和社会服务的新型大学校区，是新时代浙江大学和杭州市全面深化市校战略合作共建的重大科技创新平台。“华为杯”第五届中国研究生创“芯”大赛的成功举办，必将为浙江大学杭州国际科创中心发展增添新动能！

“华为杯”第五届中国研究生创“芯”大赛决赛现场经过了为期三天的精彩角逐，大赛团队奖项评选出了15支一等奖团队，其中3支队伍获得本届创“芯”之星最高奖项；36支二等奖团队，102支三等奖团队；20个优秀组织奖、20名最佳指导奖。企业专项奖共57支获奖团队，具体详见下表："华为杯"第五届中国研究生创“芯”大赛获奖总名单学校队伍名称奖项大赛团队奖上海交通大学麻辣香锅队一等奖创芯之星华中科技大学啊对对对对队一等奖创芯之星西安电子科技大学氧化镓小分队一等奖创芯之星上海交通大学吃嘛嘛香一等奖上海交通大学下楼做核酸一等奖上海交通大学妙手队一等奖上海交通大学热血篮球2.0一等奖华东师范大学明芯见性一等奖东南大学IC小分队一等奖浙江大学求是芯瞳一等奖浙江大学上电一等奖武汉大学微芯Pro一等奖华中科技大学迈慕锐芯一等奖西安电子科技大学芯源翼马一等奖中国科学院大学UCAS小分队一等奖清华大学登杰队二等奖北京航空航天大学B527二等奖上海交通大学钩深致远二等奖上海交通大学不聚集不扎队二等奖华东师范大学芯长征路上的摇滚二等奖华东师范大学ICDM特别行动队二等奖东南大学SEU120二等奖浙江大学无根之木二等奖浙江大学JWY二等奖杭州电子科技大学射频EDA小分队二等奖厦门大学独具匠“芯”二等奖华中科技大学安芯二等奖华中科技大学智多芯Ultra二等奖华中师范大学PLAC向前冲队二等奖湖南大学芯动未来二等奖电子科技大学三电学子二等奖电子科技大学808芯希望二等奖电子科技大学知声二等奖西安交通大学行云流水二等奖西安交通大学Sailing二等奖西安电子科技大学芯情很好二等奖西安电子科技大学AD9213二等奖西安电子科技大学怦然芯动二等奖西安电子科技大学TDTN二等奖西安电子科技大学一路同芯二等奖西安电子科技大学芯闻联播二等奖西安电子科技大学小旋风二等奖西安电子科技大学芯火相传二等奖西安电子科技大学红鲤鱼与绿鲤鱼与鱼队二等奖西安电子科技大学星际路由二等奖西安电子科技大学芯梦启航二等奖西安电子科技大学紫极魔瞳二等奖宁波大学HoldOn队二等奖广东工业大学ReShaker二等奖广东工业大学毛毛虫队二等奖广东工业大学环上多项式二等奖北京交通大学随“芯”而动三等奖北京交通大学温暖的有“芯”人三等奖北京工业大学老刘说得队三等奖天津大学尤里X三等奖天津大学PrizeHarvester三等奖天津大学噪声放大队三等奖中北大学比完回来开派队三等奖中北大学您说的队三等奖哈尔滨工程大学三人行三等奖复旦大学VIPlab三等奖上海交通大学你说得都队三等奖华东师范大学带显神通三等奖华东师范大学破晓星辰三等奖南京大学酸奶水果捞三等奖南京航空航天大学可计算布尔代数小分队三等奖南京邮电大学芯有灵矽三等奖江苏大学赫兹非凡队三等奖江苏大学江大红芯三等奖浙江大学空中楼阁三等奖浙江大学那就太好三等奖浙江大学ic假行僧三等奖浙江大学GHz芯动三等奖浙江大学前沿先锋队三等奖杭州电子科技大学芯芯之火三等奖温州大学芯系天下三等奖安徽大学农夫山泉队三等奖安徽大学起个名字吧三等奖安徽大学AI之芯三等奖合肥工业大学全“芯”全“仪”三等奖厦门大学追光者三等奖厦门大学十万伏特三等奖厦门大学疫尘不染三等奖福州大学晚辈夜晶电势三等奖济南大学济南大学微纳电子实验室三等奖郑州大学芯希望三等奖武汉大学中芯导航三等奖武汉大学电气芯手队三等奖武汉大学珞珈智芯三等奖武汉大学珞镓千存三等奖华中科技大学HiSupply三等奖华中科技大学软开关三等奖华中科技大学光电芯势力三等奖武汉理工大学武理数学小分队三等奖华中师范大学CCNU孤勇者三等奖中山大学这芯保熟三等奖华南理工大学铜芯未泯三等奖华南理工大学星海捞月队三等奖重庆大学七“芯”瓢虫三等奖重庆大学002小分队三等奖西南交通大学拉扎维没有地中海三等奖电子科技大学DMC三等奖电子科技大学808YYDS三等奖电子科技大学WeBack三等奖电子科技大学“芯”光熠熠队三等奖电子科技大学CVISP三等奖西安交通大学芯飞扬三等奖西安交通大学中华有芯三等奖西安交通大学OEIC_LIDAR三等奖西北工业大学破冰小组三等奖西北工业大学高级技工三等奖西北工业大学快速思考三等奖西北工业大学振荡的带隙三等奖西北工业大学卓尔不群三等奖西安理工大学云图三等奖西安电子科技大学芯芯念念三等奖西安电子科技大学通信大兵三等奖西安电子科技大学芯光熠熠三等奖西安电子科技大学芯玥之光三等奖西安电子科技大学芯想事成三等奖西安电子科技大学我的市长父亲三等奖西安电子科技大学寸芯千功三等奖西安电子科技大学求索小分队三等奖西安电子科技大学芯绿三等奖西安电子科技大学“声声”不息三等奖西安电子科技大学拉扎维说的对三等奖西安电子科技大学三个顶俩队三等奖西安电子科技大学芯冠疫苗三等奖西安电子科技大学反正我们都队三等奖西安电子科技大学探为观止三等奖西安电子科技大学百发百中队三等奖西安电子科技大学星星之火三等奖西安电子科技大学西部来电三等奖西安电子科技大学3H小分队三等奖西安电子科技大学IC小伙儿三等奖西安电子科技大学创新团三等奖西安电子科技大学芯潮澎湃队三等奖西安电子科技大学上城大院三等奖西安电子科技大学做好防护三等奖西安电子科技大学一只晶体管三等奖西安电子科技大学LiDAR小分队三等奖西安电子科技大学知智创造未来三等奖西安科技大学安途（Auto）三等奖长安大学做核酸要排队三等奖西北农林科技大学往生堂三等奖兰州理工大学随“芯”所欲三等奖宁波大学NOICNOSTAR三等奖宁波大学芯DwenDwen三等奖宁波大学DC-DC迷茫小队三等奖宁波大学能量俘获三等奖国防科技大学JCC三等奖上海电力大学双一“刘”三等奖西安邮电大学726726三等奖优秀指导教师奖上海交通大学郭小军上海交通大学何卫锋上海交通大学刘晓鸣上海交通大学刘彦上海交通大学吴林晟上海交通大学赵健华东师范大学黄磊磊华东师范大学石春琦东南大学吴金浙江大学何乐年浙江大学黄科杰武汉大学刘昌武汉大学王豪华中科技大学廖广兰华中科技大学刘智勇华中科技大学王超华中科技大学余国义西安电子科技大学赵胜雷西安电子科技大学周弘中国科学院微电子研究所刘海洋优秀组织奖西安电子科技大学浙江大学上海交通大学华中科技大学电子科技大学西北工业大学宁波大学武汉大学西安交通大学华东师范大学厦门大学安徽大学广东工业大学西安科技大学东南大学杭州电子科技大学江苏大学中北大学华中师范大学浙江大学杭州国际科创中心华为专项奖浙江大学上电特等奖电子科技大学808芯希望特等奖西安电子科技大学怦然芯动一等奖广东工业大学毛毛虫队一等奖清华大学登杰队一等奖广东工业大学环上多项式一等奖北京工业大学老刘说得队一等奖浙江大学ic假行僧二等奖浙江大学无根之木二等奖西安交通大学中华有芯二等奖浙江大学JWY二等奖西安电子科技大学我的市长父亲二等奖南京大学酸奶水果捞二等奖郑州大学郑在“芯”中二等奖杭州电子科技大学dv_club二等奖北京航空航天大学LLM二等奖中国原子能科学院研究院躺平咸鱼队二等奖西安电子科技大学芯芯芯芯二等奖杭州电子科技大学这个芯片不太队二等奖格科微专项奖西安电子科技大学芯芯念念一等奖西安电子科技大学TDTN一等奖西安电子科技大学画什么都不队二等奖西安理工大学CIS精英队二等奖新思专项奖东南大学SEU120一等奖西安电子科技大学eda加油二等奖东南大学EDA小组二等奖西安电子科技大学芯有灵犀队二等奖Cadence专项奖中国科学院大学UCAS小分队一等奖武汉理工大学武理数学小分队二等奖东南大学SEU小分队二等奖武汉理工大学摆年难得一遇二等奖日月光SiP创新奖西北农林科技大学往生堂一等奖临沂大学临大梦之蓝二等奖艾为专项奖宁波大学DC-DC迷茫小队一等奖浙江大学空中楼阁一等奖电子科技大学333boost二等奖南京邮电大学芯有灵矽二等奖杭州电子科技大学芯芯之火二等奖郑州大学“芯”向未来二等奖泰瑞达专项奖合肥工业大学全“芯”全“仪”一等奖华大九天专项奖杭州电子科技大学射频EDA小分队一等奖电子科技大学DMC一等奖华东师范大学ICDM特别行动队二等奖华南理工大学星海捞月队二等奖上海电力大学双一“刘”二等奖中国科学院大学DHZ二等奖京微齐力专项奖西安电子科技大学通信大兵一等奖西安电子科技大学百发百中队二等奖北京航空航天大学B527二等奖福州大学晚辈夜晶电势二等奖极海半导体专项奖哈尔滨工程大学三人行一等奖电子科技大学IC创造营二等奖郑州大学GD413二等奖平头哥专项奖广东工业大学ReShaker一等奖广东工业大学三个菜鸟二等奖西安电子科技大学向芯队二等奖浙江大学安芯落意二等奖注：上述奖项中各奖项排名不分先后。

“华为杯”第五届中国研究生创“芯”大赛初赛评审工作自启动以来，受到来自高校、企业等各界人士的广泛关注。本届大赛共有503支队伍报名，经过大赛专家评审组从“先进性、创新性、展示效果与应用价值”多维度下的严格评审及复议工作，最终确定154支队伍入围决赛，入围名单详见下表。（按照学校单位代码排序）序号学校团队1清华大学登杰队2北京交通大学随“芯”而动3北京交通大学温暖的有“芯”人4北京工业大学老刘说得队5北京航空航天大学B5276天津大学PrizeHarvester7天津大学尤里X8天津大学噪声放大队9中北大学比完回来开派队10中北大学您说的队11哈尔滨工程大学三人行12复旦大学VIPlab13上海交通大学不聚集不扎队14上海交通大学妙手队15上海交通大学吃嘛嘛香16上海交通大学热血篮球2.017上海交通大学下楼做核酸18上海交通大学钩深致远19上海交通大学麻辣香锅队20上海交通大学你说得都队21上海电力大学双一“刘”22华东师范大学破晓星辰23华东师范大学明芯见性24华东师范大学芯长征路上的摇滚25华东师范大学带显神通26华东师范大学ICDM特别行动队27南京大学酸奶水果捞28东南大学IC小分队29东南大学SEU12030南京航空航天大学可计算布尔代数小分队31南京邮电大学芯有灵矽32江苏大学赫兹非凡队33江苏大学江大红芯34浙江大学求是芯瞳35浙江大学那就太好36浙江大学前沿先锋队37浙江大学GHz芯动38浙江大学社会主义核心价值观很队39浙江大学上电40浙江大学ic假行僧41浙江大学无根之木42浙江大学JWY43浙江大学空中楼阁44杭州电子科技大学芯芯之火45杭州电子科技大学射频EDA小分队46温州大学芯系天下47安徽大学农夫山泉队48安徽大学起个名字吧49安徽大学AI之芯50合肥工业大学全“芯”全“仪”51厦门大学疫尘不染52厦门大学追光者53厦门大学独具匠“芯”54厦门大学十万伏特55福州大学晚辈夜晶电势56济南大学济南大学微纳电子实验室57郑州大学芯希望58武汉大学珞珈智芯59武汉大学电气芯手队60武汉大学中芯导航61武汉大学微芯Pro62武汉大学珞镓千存63华中科技大学软开关64华中科技大学HiSupply65华中科技大学光电芯势力66华中科技大学安芯67华中科技大学智多芯Ultra68华中科技大学啊对对对对队69华中科技大学迈慕锐芯70武汉理工大学武理数学小分队71华中师范大学PLAC向前冲队72华中师范大学CCNU孤勇者73湖南大学芯动未来74中山大学这芯保熟75华南理工大学铜芯未泯76华南理工大学星海捞月队77重庆大学七“芯”瓢虫78重庆大学002小分队79西南交通大学拉扎维没有地中海80电子科技大学808YYDS81电子科技大学CVISP82电子科技大学三电学子83电子科技大学WeBack84电子科技大学知声85电子科技大学“芯”光熠熠队86电子科技大学808芯希望87电子科技大学DMC88西安交通大学芯飞扬89西安交通大学Sailing90西安交通大学OEIC_LIDAR91西安交通大学行云流水92西安交通大学中华有芯93西北工业大学卓尔不群94西北工业大学快速思考95西北工业大学高级技工96西北工业大学振荡的带隙97西北工业大学破冰小组98西安理工大学云图99西安电子科技大学一路同芯100西安电子科技大学芯绿101西安电子科技大学芯潮澎湃队102西安电子科技大学IC小伙儿103西安电子科技大学三个顶俩队104西安电子科技大学LiDAR小分队105西安电子科技大学求索小分队106西安电子科技大学创新团107西安电子科技大学芯想事成108西安电子科技大学芯情很好109西安电子科技大学芯玥之光110西安电子科技大学上城大院111西安电子科技大学星际路由112西安电子科技大学芯冠疫苗113西安电子科技大学拉扎维说的对114西安电子科技大学AD9213115西安电子科技大学小旋风116西安电子科技大学芯光熠熠117西安电子科技大学反正我们都队118西安电子科技大学芯火相传119西安电子科技大学做好防护120西安电子科技大学芯闻联播121西安电子科技大学红鲤鱼与绿鲤鱼与鱼队122西安电子科技大学寸芯千功123西安电子科技大学3H小分队124西安电子科技大学探为观止125西安电子科技大学西部来电126西安电子科技大学紫极魔瞳127西安电子科技大学星星之火128西安电子科技大学芯梦启航129西安电子科技大学一只晶体管130西安电子科技大学知智创造未来131西安电子科技大学氧化镓小分队132西安电子科技大学“声声”不息133西安电子科技大学芯源翼马134西安电子科技大学怦然芯动135西安电子科技大学我的市长父亲136西安电子科技大学芯芯念念137西安电子科技大学TDTN138西安电子科技大学通信大兵139西安电子科技大学百发百中队140西安科技大学安途（Auto）141长安大学做核酸要排队142西北农林科技大学往生堂143兰州理工大学随“芯”所欲144宁波大学芯DwenDwen145宁波大学能量俘获146宁波大学HoldOn队147宁波大学NOICNOSTAR148宁波大学DC-DC迷茫小队149西安邮电大学726726150广东工业大学毛毛虫队151广东工业大学环上多项式152广东工业大学ReShaker153中国科学院大学UCAS小分队154国防科技大学JCC

赛题：大型数字设计实现中关键时序瓶颈的系统分析方法赛题数据：一个数字运算模块带库的db（居于物理实现）赛题简介在大型数字设计的实现(implementation,即综合/P&R)中，因为数据流的复杂交错、先进工艺的多重影响（寄生参数、信号串扰等）以及版图设计合理性和时钟树实现等因素的影响，设计时序报告中的违例并不一定代表着设计里最有挑战的设计瓶颈。在超高速CPU核的实现过程中，最后阶段的关键路径收敛都需要经历一段时间的艰辛细调（一般我们称为timingECO）。ECO的前期阶段的一般违例可以借助EDA工具进行自动化修复，后期遗留一般是工具自动化很难处理的复杂情况。此时工程师一般按照过往经验做细节的时序分析，然后运用多种技巧多次迭优化的方式达成时序收敛。本赛题希望可以通过一种比较系统的时序分析办法，在刨除物理设计的影响下追踪并诊断出设计的时序瓶颈。此分析的结论可以在设计实现早期或timingECO阶段提供加速设计收敛的指引。本赛题的数据采用了一个已做了初步物理实现（place&route）的富含数据运算特性（通常称datapathdesign）的模块，采用的库为虚拟的32纳米的工艺库。设计的基本信息如下表设计大小~0.16Minstance寄存器总量~8.4K设计现时钟频率666MHz具体要求第一部分：设计瓶颈分析本部分所用数据为已完成单元布局（cellplacement），时钟延迟为idealclock。参赛者需要在PT环境下读入本赛题数据，进行时序分析，检查设计里的可进一步优化时序路径，找出设计的理论频率上限。具体可优化的时序路径在此场景下假定为下列几类：1.假违例：一个时序路径下的逻辑单元，其delay为设计中其它所有同样单元的delay的平均值的2倍或以上，则该单元的delay可认为不合理，可以被替代为设计中其它所有同样单元的delay的平均值。逻辑单元的delay的平均值的获取方式：参赛者需在PT读入设计数据，然后用report_paths_of_interest.tcl（数据包里提供的脚本）产生时序报告（paths_of_interest.rpt）。参赛者可以通过tcl、perl或python分析paths_of_interest.rpt,统计出该报告里的cell类型和这些cell类型在此时序报告里的delay平均值。假违例的处理例子如下：假设参赛者通过统计，得出libcellAO221X1_LVT在本设计的平均delay为0.0497。而现有一个路径下（时序报告如图1）该cell的delay超出该平均的的2倍（如下例该cell的delay为0.1316）。此时参赛者可以通过set_annotated_delay的方式，把该cell的delay人为设为此libcell的delay的平均值，作为评估设计合理优化后该cell的delay。此时序路径的通过该处理后违例值由原来的-0.1573缩小为-0.0761（如图2）。图1图22.冗余buffer或inverter：时序路径下的冗余buffer或连续成对的inverter归类为可优化逻辑（注：冗余buffer或inverter为去除后设计功能对等且不产生新的设计实现违例如max_fanout）。该buffer或inverter假定为被移除后不引起其它部分的时序变化。例子：如图3所示，假设如下4个buffer.“x_ct_cp0_regs/clock_opt_opto_gre_mt_inst_269433”“x_ct_cp0_regs/clock_opt_opto_gre_mt_inst_269430”“x_ct_cp0_regs/clock_opt_opto_gre_mt_inst_269422”“x_ct_cp0_regs/clock_opt_opto_gre_mt_inst_269421”移除后不造设计的max_fanout违例，那么通过remove_buffer移除该4个冗余buffer后，可以得到优化后的时序，如图4。设计的违例由原-0.1507缩小为-0.0769。图3图43.时钟延迟的借用：每一个逻辑路径，最大可以往前2级或后2级通过时钟延迟的推移（借用的办法）来提升设计频率；但时钟的最大借用值不能超过时钟周期的一半。时钟延迟只能在目前时钟延迟的现有值上调整，并假定相关时钟调整只影响该路径下的launchFF寄存器或captureFF寄存器的时钟延迟，不影响其它时序。例子：如下图5所示，时序路径违例-0.0222。在逻辑路径(datapath)无法进一步有效优化的情况下，可以考虑把launch时钟延迟减小或把capture时钟延迟增长。假设该例子launch时钟延迟减小会造成前序相关的时序路径产生新的违例，而capture端的时钟延迟增长并没有造成后序的相关时序路径产生新的违例。此时我们选择后者（即通过set_clock_latency增长capture端的时钟延迟）。此优化后，新的时序如图6所示。设计从原违例-0.0222提升为正的0.0078。图5图6为了避免产生过多的分歧，参赛者需要上面1，2，3顺序进行时序优化分析。参赛者可以在PT里通过tcl脚本完成所有的分析；也可以通过PT产生文本报告，再借助perl/python程序进行分析处理。本分析部分需要产生真实的前10关键路径，此10个路径需要每个路径的launch和capture的FF寄存器和另外的9个路径都不相同。第二部分：虚拟timingECO本部分所用数据为已完成完整布局布线（placement&routing）的结果，带有完整的时钟数。参赛者根据第一部分的分析脚本或小软件，模拟P&R实现工程师在timingECO阶段所作的ECO操作，参赛者需要在PT环境下读入本赛题数据，进行时序分析，找出可被优化的时序违例路径，并判断通过虚拟ECO操作后可时序的最高频率。考虑时间和背景限制，具体可实现ECO限定为和第一部分一样的3类时序可优化情况，即假违例、冗余buffer或inverter和时钟延迟的借用。和第一部分不同的是，所用数据时钟延迟为真实延迟（nonideal），所以其中时钟延迟只能在目前时钟延迟的现有值上通过ECO（如size_cell,insert_buffer,remove_buffer等）调整。例子：如下图7所示，时序路径违例-0.0518。通过分析，launch时钟延迟为0.3572，capture时钟延迟为0.2533。在逻辑路径(datapath)无法进一步有效优化的情况下，可以考虑把launch时钟延迟减小或把capture时钟延迟增长。假设该例子launch时钟延迟减小会造成前序相关的时序路径产生新的违例，而capture端的时钟延迟增长并没有造成后序的相关时序路径产生新的违例。此时我们选择后者（即通过insert_buffer增长capture端的时钟延迟）。此优化后，新的时序如图8所示。设计从原违例-0.0518提升为正的0.0186。参赛者在第一部分的的脚本（或软件）基础上，增加代码自动产生ECO操作的所需的PTTCL脚本，ECO操作需按上述1，2，3顺序进行时序优化。自动产生出来的脚本需要在PT里执行无错，并在执行虚拟ECO后用提供的gen_rpt.tcl报出新的时序总结报告。图7图8评分标准与奖项设置赛题作品由虚拟ECO的结果和设计瓶颈分析结果分两步加计评分构成。虚拟ECO结果部分评分细则：虚拟ECO后的网表需要跟原网表功能一致（即能通过Formality的形式验证）才算有效。参赛者可以不做形式验证，命题单位会执行形式验证以确保设计合格。符合形式验证的设计以其设计频率进行打分。达到550MHz开始记分，计分有三个不同阶梯，频率越高部分，每MHz得分越高。550-600MHz区间每增加10MHz为计1分；600-700MHz区间每增加5MHz计1分；超过700Mhz，每增加2MHz计1分，不设上限。设计瓶颈分析部分评分细则：时序瓶颈分析的总运行时间不得超过2小时，分析需找出至少10条真实关键路径（真实关键路径即该路径不含有“具体要求”部分所描述的3种可优化情况，即假违例、冗余buffer或inverter和时钟延迟的借用）。运行时间超过2小时或找出真实关键路径少于10条的，此部分为0分；时序瓶颈分析的总运行时间少于2小时且找出10条或以上真实关键路径的，根据CPU运行效率高低决定1，2，3档，分别给予30分、25分、20分。奖项设置：一等奖1名，奖金人民币10000元；二等奖3名，奖金各人民币5000元.作品提交要求成果展示PPT；设计瓶颈诊察分析脚本（可用语言为tcl,perl或python）和由该脚本自动产生的虚拟ECO的PTTCL脚本；诊察的结果（前10关键路径）和虚拟ECO后用gen_rpt.tcl产生出来的时序报告。涉及软件PT（时序分析和虚拟ECO检验）（以及相应用户手册）Formality（用于形式验证检验）（以及相应用户手册）数据包报名参赛者可发送数据包申请邮件至snps_cpicic22@synopsys.com申请邮件请遵循如下格式：邮件主题：“2022创芯大赛新思科技命题数据包申请_XX大学”邮件正文请列明以下信息：申请者：申请者单位：（学院、专业、年级）联系电话：参赛队员：指导老师：命题类似项目/学习课程过往经历：（250字左右简要说明）

赛题一：利用AI技术优化模拟信号源芯片自动化测试设备（ATE）是半导体高端设备中的一类，其技术进步本身基于芯片设计与制造技术的进步，同时又存在如何使用已有芯片（有限性能）测试未来芯片（更高性能）的挑战。越发复杂的测试需求对测试设备和系统搭建提出了更高的挑战，提供超过高性能被测对象（DUT）更高性能的信号源是挑战之一。在固有物理性能极限限制下，新兴的的AI技术为我们提高信号源信号质量打开了全新的思路。我们在探索将现有硬件系统搭配AI技术得以实现性能突破的可能。要求：设计（或使用）常规正弦模拟信号源（作为待优化基础系统）建立理论解释系统工作原理（不限方式），提取系统质量关键指标（不限种类，精度，可靠性，稳定性等）使用AI算法（不限算法种类）针对系统一项（必要项）或多项（加分项）关键指标进行优化，提供：理论验证，请说明原理或公式推导优化算法源码或伪码实际系统优化先后关键指标对比标注:报名参赛的前三十只队伍凭预研方案（PPT），将获得泰瑞达提供的一套参考信号发生与采集硬件电路。预研方案中包括但不限于：描述信号源电路的设计目标；参考文献检索；描述设计思路；该硬件电路仅作为参考，参赛队伍可以自行搭建或利用已有硬件电路实现功能。参赛者可自由选择在仿真环境中完成优化设计或利用实际系统硬件平台完成优化设计，可自由选择采用MCU/ARM/DSP/FPGA/PC等任何系统实现。例如：利用提供的参考硬件电路中的D/A生成正弦信号，并利用A/D测量生成信号的主要指标（SNR，THD）。评分标准：基本信号系统描述的科学性和准确性（是否有足够理论支撑，是否考虑现实环境的影响因素）优化方案的创新性方案的最终优化效果（AI模型的性能指标，优化后信号源的指标等）预研方案，优化报告的质量；源代码或伪代码质量；提供硬件实测原始数据加分；如果参赛队伍为非首次参赛，请提供与以往方案相比的创新点与优化效果；输出要求：设计说明文档硬件电路描述，原理图，版图（可选）；AI模型描述，实现源代码或伪代码；优化原理与算法；优化结果；实测原始数据datalog（优化前，优化后）或仿真数据；系统演示视频；附录：参考硬件电路https://www.waveshare.net/shop/High-Precision-AD-DA-Board.htmAD:ADS1256,24-bit8Channel,datarateupto30ksps(TeradyneADCteamdevelopedthetestsolutionforthisdeviceonFLEXplatform:>)DA:DAC8552,16-bit2Channel,settlingtime10us赛题二：程序语言-UML时序智能生成器在集成电路行业，随着芯片设计和制造技术的进步，程序规模日益增大，越来越多的项目采用高速迭代的敏捷开发模式，由此为开发及测试人员带来项目周期短，复杂度高的挑战。如果设计一个智能分析器，以自动化分析程序的逻辑及执行流程，并生成UML的时序图，以图形的方式直观表现出程序架构，就可以有效地提高代码分析的效率，缩短项目迭代周期。要求：参赛者可自行决定要使用的开发语言；参赛者可选择任意一种程序语言作为分析对象，推荐使用C++,C#,Java,Python,Javascript或者VB等常见编程语言；完成分析对象语言的词法语法分析，并最终生成UML时序图；可使用开源的第三方库，但更鼓励参赛者自行完成词法语法分析器以及时序图生成器，评分标准根据分析工具支持的程序复杂度:一份文件，程序中只有函数，表达式，没有流程控制语句和全局对象的定义。一份文件，程序中有ifelse和loop等流程控制语句，并且有嵌套调用。多份文件，并在b的基础上增加全局变量类定义和不同文件间的类定义调用（可约束文件名和类名需一致，一个文件中至少包含一个类）。协同输出的成果物质量；设计文档的完整性及可读性；源代码的可读性；使用自主研发的语法分析器加分使用自主研发时序图生成器加分可支持多语言环境加分；如果参赛队伍为非首次参赛，请提供与以往方案相比的创新点与优化效果；输出要求：设计文档（设计文档中标明所选难度）；源代码；测试报告；工具要分析的原始代码（输入件）；UML时序图；奖项设置:一等奖（一支队伍）奖金10,000元人民币二等奖（三支队伍）奖金5,000元人民币泰瑞达公司为获奖选手提供丰富多彩的实习机会，对获奖毕业生开放各种研发类职位，并有优先录用机会。赛题专项答疑:Email地址：contest.china@teradyne.com企业命题答疑请注明：华为杯、参赛题目编号、参赛队伍信息（学校，队伍编号）、联系方式（姓名，email地址，联系电话等）、问题描述申请赛题一的参考硬件电路板请注明：请在邮件中标注邮寄信息包括：学校名称，参赛队长姓名、联系电话、配送地址