格科微电子企业命题专项奖设置一等奖两队，奖金10000元；二等奖五队，奖金5000元。赛题一极暗环境下的视频降噪算法赛题背景随着智能手机等便携设备的飞速发展，个人照片及视频的数量在大幅度的增长，摄像头的应用场景也越来越复杂。在海量的照片及视频中，存在大量的暗光场景，图像的可见度很低，图像质量并不能满足用户的要求。为解决以上问题，多种暗光图像增强技术已经被提出。但是现有的暗光图像增强技术在增强的同时，不可避免的引入各种不自然的缺陷，例如过分夸张的细节或颜色失真等，或者算法过于复杂，处理时间太长，影响用户体验。本课题旨在针对智能手机摄像头模组在环境亮度<2Lux的极暗环境下进行拍照及视频录制时，采取硬件化的图像处理算法，显著提升照片及视频的信噪比，同时避免引入过多的不自然缺陷，提升用户体验，增加产品竞争力。课题内容及要求任务1：完成一个适用于极暗环境（<2lux）的静态图片降噪算法设计（算法类型不限，如基于传统CV或基于AI）；任务2：完成一个适用于极暗环境（<2lux）的动态视频降噪算法设计（算法类型不限，如基于传统CV或基于AI）；任务3：使用硬件描述语言对算法进行定点化实现，并给出相应硬件开销（或PPA估算）及相比于软件算法的性能损失；备注算法输入为课题提供的包含原始RAW的视频图像帧序列，输出为经降噪算法处理后的RAW或RGB序列；算法不能完全使用现有开源算法；若基于开源算法改进，PSNR指标改进量需大于1.5dB，并列出主要改进项；算法不能调用算法过程不明确的模块或函数；若采用AI算法，提供的测试集数据不能参与模型训练；软件算法实现的编程语言为C、C++、Matlab或Python；硬件算法实现语言为Verilog或VHDL；评审得分点任务1：静态图片采用测试集PSNR均值（85%权重）及SSIM均值（15%权重）两个指标综合考量（百分制）；任务2：视频输出结果采用专家从噪声滤除、细节保持及颜色恢复等方面进行主观评测（百分制）；任务3：同等工艺及时序约束下，面积越小得分越高（百分制）；最终得分权重占比：任务1(45%)+任务2(40%)+任务3(15%)；课题目标完成从算法调研到算法实现及验证的全部过程，完成算法描述文档；能够针对课题中遇到的问题，合作思考解决，算法有一定的创新之处。课题输出算法相关的原始代码及详细的算法描述文档；算法仿真结果（图片、视频等，任务1及任务2）、客观指标（任务1）及硬件实现报告（开销及性能损失评估等，任务3）；设计中的问题解决与团队合作过程的心得小结。赛题二快速稳定、低纹波稳压电路设计赛题背景消费电子芯片中，一些模块常需要被高于电源电压的高压驱动。综合考量效率、噪声、成本等因素，相比于传统的DC-DC转换电路，电荷泵（chargepump）作为传统的升降压电源转换电路，有很大的优势。因此，电荷泵在各种消费类电子芯片中，有着广泛的应用。一般地，电荷泵作为芯片内部模块电源，当负载跳变的时传统的稳压电荷泵的输出电压会有较大的抖动，且恢复时间跟工作的时钟频率有关，提高时钟频率会减小恢复时间，但是势必会增加系统的功耗；另一方面，与DC-DC开关电源类似，开关电源的噪声会降低具体的负载产生电路的SNR等性能，同样地，提高时钟频率会减小纹波，但是会增加功耗。传统的解决方法是采用片外电容，能较好的满足负载跳变时快速恢复和低纹波的需求。但考虑到系统的应用成本，无片外电容、电感是更理想的方案，因此，快速稳定和低纹波设计成为急需解决的难题。课题内容及要求完成无片外电感电容稳压电路的原理图和版图设计，片内可用电容<100pF；电源电压3.3V，输出电压可编程3V~6V；平均负载电流100uA，负载电容5pF。功耗<3.3mW。外部可供时钟频率10MHz~60MHz。A:输出电压纹波<1mV；B:负载电容受干扰有-1V跳变时，输出电压稳定在0.1%内时间<10ns。（TT工艺角仿真结果）评审得分点完成课题内容及要求1,2,3A得70分；完成课题内容及要求1,2,3B得80分；完成课题内容及要求1,2,3A和3B得分100；同时完成3A和3B指标前提下，3A和3B单项指标最优+5分，功耗最低+5分，面积最优+5分，效率最高+5分；未完成版图，总分-10分；架构创新+10分，电路创新+10分。课题目标检索文献，对比实现快速稳定、低纹波稳压电路的可行方案架构；(可选但不限于pump+LDO架构）理论分析出达成课题指标的关键因素；搭建电路，仿真迭代电路各项指标，并与分析计算值对比。绘制完整版图，进行后仿真，并与前仿指标进行对比；课题输出完整的设计报告，包括电路图截图、版图截图、详细理论分析、计算结果、仿真截图、计算值仿真值对比表。赛题三片上高一致性温度传感器的设计与实现赛题背景温度传感器(temperaturesensor)是一种能感应温度，把温度转换成数字输出信号的传感器。随着芯片集成度越来越高，片上系统和应用环境越来越复杂，芯片的工作温度不再单一和可预知。为了确保芯片一直工作在最佳状态，必须实时监测芯片的工作温度，对关键参数进行实时调整。所以，在芯片上集成温度传感器成为一个重要的发展趋势。由于受到实际制造和芯片工作电压的影响，芯片和芯片之间存在差异，也就是说对于同一温度，温度传感器转换成的数字码不一致，这会导致关键参数调整存在偏差，芯片性能变差，所以如何修正温度传感器芯片和芯片之间的偏差也成为一个重要的研究课题。课题内容及要求1.完成一个完整的温度传感器原理图和版图设计，要求：（1）温度测试范围-40~120℃；（2）ADC的采样率小于1us；（3）量化精度0.5℃以上;（4）蒙特卡洛（Montecarlo）仿真3σ≤0.5℃;2.建议使用特征尺寸≤65nm的工艺设计，温度传感器的结构不限，可以是纯模拟或者数模混合电路；3.设计过程中需要包含调研、仿真建模分析、理论计算分析、电路原理图和版图绘制、后仿真分析等，并最终体现在设计报告中。评审得分点1.完成电路设计，typical仿真温度转换精度达到0.5℃；（20分）2.完成版图设计，typical仿真温度转换精度达到0.5℃；（20分）3.蒙特卡洛（Montecarlo）仿真3σ≤0.5℃（40分）4.加分项：（1）设计中出现有效的突出创新点（≤20分）（2）满足设计的条件情况下，面积和功耗同比占优的（≤20分）（3）满足Montecarlo仿真要求，校准电路自动化程度同比占优的（≤20分）课题目标1.能够分析出课题主要设计要点，完成从前期调研到后期的后仿验证全部过程，完成设计报告，报告中包含所有课题内容；2.设计结果必须功能正确，最好能够与实验室固有研究课题相结合，使面积、功耗以及精度等综合评分能够与调研结果可比；3.能够针对设计中遇到的问题，合作思考解决，设计中有一定的设计创新之处；课题输出1.设计报告，包括建模分析过程、原理图、版图截图、仿真结果等，如果有数字模块，需要附上数字代码2.给出电路的蒙特卡洛（Montecarlo）仿真结果，如有校准电路，给出校准前后的蒙特卡洛（Montecarlo）仿真对比结果3.设计中的难点解决与团队合作过程心得小结赛题四多通道多模式ADC电路设计赛题背景在安防监控、物联网、可穿戴设备等应用场景下，为实现多种信息和信号的采集，各类传感器得到广泛的使用，其中大量传感器应用在采用电池供电的移动设备中，部分应用还要求传感器长期处于工作状态（always-on），这对芯片功耗提出了严格的要求。另一方面，随着周围环境的变化，要求传感器能够在不同工作模式（如低功耗、高性能等）中进行切换。模数转换器（ADC）作为传感器中信号处理的重要电路模块，需要能够配合系统需求，在低功耗、高精度、高速等多模式中进行切换。另外，传感器通常需要在一定时间内完成多通道数据的处理，以图像传感器为例，通常要求在一行像素的读出时间内完成当前行所有像素的量化，这需要实现相应的多通道ADC电路（如并行的ADC阵列）。课题内容及要求1.设计一款多通道多模式ADC，完成电路及版图设计。2.ADC（阵列）支持1000个通道的数据处理，所有通道的输入均为低频电压信号，电压范围1~2V。3.各模式说明：常规模式，转换时间2us，ENOB不低于10bit；低功耗模式，转换时间4us，ENOB不低于8bit，功耗越低越好；高精度模式，转换时间2us，ENOB不低于13bit，精度越高越好；高速模式，转换时间1us，ENOB不低于10bit，速度越快越好。至少支持常规模式和低功耗模式，其余模式（包括但不限于以上模式）为加分项。4.假定信号为Y方向输入，则ADC主体电路版图在X方向总长度≤3000um（单通道≤3um），Y方向长度不限。5.建议使用特征尺寸≤65nm的工艺设计。评审得分点1.基础得分项：1.1电路功能及指标（50）：达到常规及低功耗两种模式要求，以综合考虑各指标的FoM值作为总体评价指标。1.2设计及仿真分析报告（30）：完整的设计及仿真分析报告，需要完成电路后仿真。1.3版图设计（10）：满足课题要求，总面积尽量小。1.4不同通道之间数据转换的一致性（10）2.加分项：2.1支持更多种模式（20）2.2设计的新颖性（10）课题目标1.能够分析出课题主要设计要点，完成从前期调研到后期的后仿验证全部过程，完成设计报告，报告中包含所有课题内容；2.设计结果必须功能正确，最好能够与实验室固有研究课题相结合，使面积、功耗以及速度性能综合评分能够与调研结果可比；3.能够针对设计中遇到的问题，合作思考解决，设计中有一定的设计创新之处。课题输出1.设计报告，包括调研分析、原理图、版图、仿真结果等。2.设计中的难点解决与团队合作过程心得小结。赛题五片上高速接口电路设计与实现赛题背景高速接口电路是许多高集成度芯片的主要输入/输出形式，在芯片之间以几百Mbps到几十Gbps的速度传输串行数据，可以快速高效地实现芯片之间的数据通信，在图像、显示、存储等需要大规模数据交互的应用中已经成为必不可少的电路模块。完整的高速接口电路通常包括发送端、传输路径、接收端三个部分组成，三个部分需要在协议和电气特性上保证一定的一致性和匹配性。高速接口传输的实现方式是多样的，常见的包括差分输出（LVDS,CML,MIPID-PHY），三态输出(MIPIC-PHY)，PAM4输出，不同的输出形式其电路结构和特性也存在一些差异。在图像传感器芯片应用中，高速接口电路的设计受到工艺、功耗和面积等因素的限制，同时需要考虑ESDEMI/EMC等性能可靠性问题，使得高速接口电路的设计成为产品升级过程中的一个重要技术突破点。课题内容及要求1.完成一个单lane输出的高速Serdes发送端电路的原理图和版图设计，要求等效输出速率大于等于8Gbps（TT工艺下后仿真结果）;2.建议使用特征尺寸≤65nm的工艺设计，限制版图可用金属层数为M1~M44层金属；3.设计中只有一个理想时钟源（频率自定），需要设计时钟处理电路产生发送端电路中用到的所有不同频率、不同相位的时钟信号；4.需要设计均衡电路（预加重/去加重），分别给出不带路径负载模型和带路径负载模型的输出信号波形，并分别给出存在路径负载模型的情况下开关均衡电路时的输出波形；5.对输出信号波形进行眼图叠加和抖动分析，说明抖动来源。评审得分点1.同等设计平台下，版图面积越小越好，功耗越小越好，工作速度上限越高越好；2.仿真结果一定是后仿真结果，如果只有前仿真结果会进行适当减分，仿真时需要在输出加上PAD封装等效负载模型；3.版图绘制超过4层金属会进行适当减分；4.设计中出现有效的突出创新点可加分，若设计工艺条件有限制，可适当降低TX电路的工作速率要求，但相应的得分也会降低。课题目标1.能够分析出课题主要设计要点，完成从前期调研到后期的后仿验证全部过程，完成设计报告，报告中包含所有课题内容；2.设计结果必须功能正确，最好能够与实验室固有研究课题相结合，使面积、功耗以及速度性能综合评分能够与调研结果可比；3.能够针对设计中遇到的问题，合作思考解决，设计中有一定的设计创新之处；4.不限输出形式，不局限于差分结构的输出，传输路径负载模型可以自己模拟搭建或者在网上查找下载。课题输出1.设计报告，包括调研分析、原理图、版图截图、功能和功耗仿真等（75%+附加分10%：原理图15%，版图20%，时钟方案选择5%，功能正确速度达到要求10%，预加重/去加重功能及仿真结果15%，带负载模型仿真对比10%，附加分：电路架构、版图面积、工艺、功耗、速度上限评估优异加分1~10%）2.输出眼图和抖动仿真结果与分析报告（15%）3.设计中的难点解决与团队合作过程心得小结（10%）

Cadence企业命题专项奖设置一等奖一队，奖金10000元二等奖三队，奖金5000元三维集成电路的多层模块划分最优化算法背景一个数字电路的Verilog网表通常由多个模块（module）组成。模块内部的逻辑单元、寄存器之间有大量的连接。模块和模块之间也互相有信号的连接。当设计者在早期规划芯片的布图结构(Floorplan）的阶段，通常可以先忽略模块内部的连接，而更关注模块之间的连接关系。这样可以在不损失太多精度的同时，更快速地评估架构的可行性。同时我们也需要考虑各个模块的面积（通常由该模块内部instance的总面积决定），使得这些模块在后端实现的布局布线阶段，能够在芯片的版图上得到合理的面积分配。此处为了简化问题的形式，我们暂时忽略整个芯片对外的输入输出（I/O)而只考虑模块之间的连接。例如，图1是拥有7个模块（Verilogmodule，非hardIPblock）的一个芯片。模块有不同大小的面积。模块之间的连接用线段表示，线段上的数字代表了连接的信号个数。图1:模块大小和连接关系的例子三维集成电路与模块划分用三维集成电路来实现一个芯片，会遇到的一个常见问题是：如何对整个芯片的电路模块进行划分，使这些模块被分配到多个裸片（Die）上。下图是一个把电路划分成两部分，并分配到上下两个同样面积的裸片上的例子。划分之后，两部分电路之间的连接，通过裸片之间的堆叠工艺实现，比如常见的有Bump以及TSV（ThroughSiliconVia）。图2:划分到两个裸片的例子关于TSVTSV提供了信号穿越裸片衬底的通路。但是它自身也需要占据一部分面积，因此也必须考虑到TSV带来的额外的面积需求。图3:TSV示例当多层裸片堆叠时，凡裸片和裸片界面处穿过衬底的地方需要TSV。图4:多层裸片间的TSV关于Feedthrough当多层裸片堆叠时，比方说3层：从第一层到第三层的信号连接，即使在逻辑上并没有和第二层的模块有任何关系，物理上也必须穿过第二层，即Feedthrough。从而有可能会产生额外的TSV。图5:Feedthrough约束条件三维划分需要考虑的硬性约束条件有：1.一个裸片上所有模块的总面积，加上这个裸片上所需的TSV的总面积，不能超过裸片的面积，即面积利用率不能超过100%。2.相邻两个裸片的界面上，可容纳的Bump/TSV的数量是有上限的。约束条件的例子下图是面积约束条件的一个例子（假设每根线代表100个信号）：如果不考虑面积，左边的划分是最好的，因为只需要200个bump。但是第一层的模块总面积已经超过了裸片面积。此时采用右边的方案，bump数量增加到了500个，但只要仍然小于两个die之间所能容纳bump数量的上限，同时模块总面积也并没有超过裸片面积，则仍然是可行的。题目要求对于主办方给定的：模块连接图（包含模块面积以及连接关系和信号数量）裸片尺寸、TSV单位尺寸相邻两个Die之间的Bump/TSV数量上限（为简化题目，假设Bump和TSV的数量上限相同附件下载链接：http://cpipc.acge.org.cn/sysFile/downFile.do?fileId=9858fd164ecd47ae9fa8ac5d767e1304要求把所有模块划分到3个裸片上。不考虑整个芯片对外的I/O。堆叠方向如图所示，灰色表示衬底：图7:堆叠方向在满足硬性约束条件下，最优化以下两个目标：1.3个裸片上模块的面积利用率尽可能相同。避免出现有些裸片过于拥挤而有些裸片大片空白的情况。利用率=（模块总面积+TSV总面积）÷裸片面积2.裸片间bump/TSV数量尽可能少。附加题——考虑模块布局与总线长基本题并不考虑模块在版图上的具体位置，只计算其面积和连接数。附加题要求提出一种算法并尝试实现：在考虑模块布局（无缝铺满整个裸片区域，形状可以是矩形或直角多边形，如图8所示）的前提下，使总线长最短。注1：由于利用率总是小于100%，因此铺满后每个模块的占地面积将大于它的初始面积。但不可小于初始面积。注2：总线长的计算用模块几何中心之间的水平距离来简化。注3：TSV假设均布在裸片上，可先不考虑其具体位置，但面积需算入。图8:模块布局与总线长提交要求：1.PPT报告，2.优化算法代码，3.可重现的计算结果

答疑邮箱：wangbo24@hisilicon.com华为企业命题专项奖设置特等奖：2队，每队奖金1万+1万元华为产品一等奖：5队，每队奖金1万二等奖：12队，每队奖金0.5万华为赛题总参赛队低于30队时，将适当减少获奖名额赛题一：12GbpsNRZ接收机均衡器（RXEQ）设计描述及要求（基础）：1.设计一个满足性能要求的工作速率12Gbps的接收机均衡器电路；2.发射机输出幅度差分400mV；3.信道插入损耗IL>10dB@6GHz，SP参数见附件；下载链接：cpipc.acge.org.cn/sysFile/downFile.do?fileId=2bad6f2dc7a644a0938300e0e2c9ef6a4.信道编码：NRZ，码型：PRBS7；5.接收机均衡器输出指标：jitter<0.2UI;6.CTLE功耗电流要求<15mA;7.具有信道线性均衡（CTLE）能力；8.给出均衡器和输出波形和眼图（前仿真结果）；9.完成版图和后仿真；描述及要求（加分）：1.Jitter<0.15UI，越小越好；2.CTLE工作电流<10mA，越小越好3.具有判决反馈均衡（DFE）能力；4.具有自适应线性均衡算法能力（算法和设计可以分开）；5.具有自适应判决反馈均衡能力（算法和设计可以分开）；评审得分点：1.电路原理正确，能完成正常的均衡功能和前后仿真结果；2.功耗，面积有合理分析；3.Jitter指标越小，得分越高；4.功耗越小，得分越高；5.低阶工艺设计是加分项；6.有DFE和自适应均衡算法和实现是加分项；输出要求：1.接收机系统设计思路。2.电路原理图和Verilog代码以及版图。3.仿真结果（前仿，后仿）。4.总结：方案优势，不足，改进建议等。赛题二：超低噪声、超高PSRR的LDO芯片设计描述及要求：1.超低RMS噪声:8µVRMS(10Hzto100kHz)2.超低噪声功率谱密度:20nV/√Hz@10kHz3.超高电源纹波抑制比（PSRR）:70dB@1MHz4.最大输出电流:50mA5.宽输入电压范围:5V+/-10%；6.可使用一个外接电容（非输出电容）以提升Noise和PSRR性能；7.过流保护电流限100mA；8.输出电压范围:2.5V（精度越高越好）9.瞬态响应：最大过冲/最低跌落≤±40mV@1mA和50mA在1us变化,Vin=5V,Vout=2.5V;恢复时间≤40us；10.建议使用标准CMOS工艺评审得分点：1.思路正确，没有大的Bug；2.噪声、PSRR、瞬态响应等关键性能指标越高，得分越高；3.需要有文档，说明各个子电路性能指标（如基准源，误差放大器，快速启动控制，全环路控制）的分解依据，子电路结构的选择依据等；4.查询业界典型产品的指标，分析差距存在的原因，和可能的改进方向；5.面积、功耗有合理分析；6.各个子模块的功耗和噪声贡献（用饼状图给出占比分析）；7.PSRR性能分析；8.瞬态响应性能分析；输出要求：1.电路及仿真设置；2.详细设计文档；3.电路原理图与仿真验证数据。赛题三：16bit/5Msps的SARADC设计描述及要求：1.样本率：5MSPS2.分辨率：16位，无丢码3.动态范围：>=80dB4.信噪比(SNR)：>=80dB5.总谐波失真(THD)：−90dB6.积分非线性(INL)：±6LSB(典型值)7.差分非线性(DNL)：±0.5LSB(典型值)8.真差分模拟输入电压范围：±5V9.低功耗：小于100mW(5MSPS，外部基准电压缓冲器，回波时钟模式)10.SAR架构无延迟/流水线延迟11.温度范围：−40°C至+125°C12.供电电压：5V或者3.3V（模拟部分），不限（数字部分）13.工艺：CMOS工艺评审得分点：1.思路正确，没有大的Bug。2.SNR等关键性能指标越高，得分越高。3.需要有文档，说明各个子电路性能指标（如Vref，高速比较器，充放电电容阵列）的分解依据，子电路结构的选择依据等。4.查询业界典型产品的指标，分析差距存在的原因，和可能的改进方向。5.面积、功耗有合理分析。6.各个子模块的噪声贡献（用饼状图给出占比分析）。7.各个子模块的功耗（用饼状图给出占比分析）。8.非线性校正算法的选择。输出要求：1.系统级模型或直接电路模型。2.详细设计文档。3.电路原理图与仿真验证数据。赛题四：基于AI的侧信道数据分析描述及要求：1.数据分：SET1训练数据集合（Label、data）、SET2测试数据集合（Label、data）。曲线参考见赛题四附件。下载链接：cpipc.acge.org.cn/sysFile/downFile.do?fileId=4c49e2866ccc40a6bd6e25c964d77bea2.使用基于AI进行侧信道数据进行分析测试：使用数据集Set1进行训练，Set2进行攻击匹配测试；3.基于AI侧信道测试方式不少于2种（CNN、MLP等）；4.训练曲线数目无要求，最高不超过Set1最大数目，攻击测试曲线要求对Set2全部进行测试，目标：利用训练的模板对Set2进行label测试匹配，成功率=匹配成功曲线数目/全部测试曲线数目；5.AI模型要求硬件实现（实现方式不限），同时有软件代码做参考rm对硬件进行正确性验证。评审得分点：1.相同测试曲线数目，成功率越高得分越高；2.两种方式最终得分：(方式1成功率+方式2成功率)/2；3.有第三种及以上基于AI攻击方式，作为加分项。输出要求：1.攻击算法的设计文档、实现代码以及实验数据（不含原始曲线数据）；2.不同AI侧信道分析方式的比较分析文档；赛题五：基于指令集的后量子格密码设计描述及要求：1.使用verilog采用指令集方式（协处理器方式）搭建NIST第三轮数字签名候选算法CRYSTALS-Dilithium（NISTSecurityLevel=2），其中综合频率不低于200MHz（28nm），密钥生成、签名和验签阶段的cycle数分别不超过9k,54k和9k，逻辑门（不含memory）面积不超过400K门。2.格基算法中采样器和多项式乘法算子要求硬件逻辑实现，其中采样器至少支持离散高斯采样和二项分布采样。评审得分点：1.功能正确，符合题目要求。2.算法CRYSTALS-Dilithium实现的面积越小，功耗越低，综合频率越高，得分越高3.指令集可扩展性越强（可搭建除CRYSTALS-Dilithium之外的格基密码算法，如CRYSTALS-Kyber，Saber等），得分越高。4.指令集设计中考虑防侧信道和故障注入攻击，可加分。5.在性能、逻辑门面积相同条件下，Memory面积越小得分越高。输出要求：CRYSTALS-Dilithium算法的详细设计文档（包括专用指令集的功能和结构描述）、逻辑代码、性能报告和验证报告。赛题六：电磁特征识别算法设计描述及要求1.在EM侧信道和EM故障注入中，被测目标载体是一个比较大的目标例如（3cm*3cm）,2.探头直径只有0.2mm,0.5mm.待测目标运算所占面积和探头面积相当（目标运算为一个黑盒，可以进行已知数据输入、输出结果获取）；3.在EM侧信道攻击测试中，如何以最优的方式快速选择最佳侧信道采集点4.（泄露最明显位置），选择方式需要优于穷举法，并进行对比说明；5.在EM故障注入时，如何以最优的方式快速选择最佳故障注入点6.（故障注入最易出错位置），选择方式需要优于穷举法，并进行对比说明；7.并通过实际测试或仿真方式验证选取方式。评审得分点：1.理论分析越全面，得分越高；2.在FPGA、Asic平台上推广性越高越好；3.与穷举法对比说明理论清晰，结论越合理越全面得分越高；输出要求：1.最佳探测点识别选取算法的设计文档、实现代码以及实验数据；2.不同电磁检测点选取方式的理论分析文档；3.不同电磁检测点选取方式算法分析文档和实现代码；赛题七：高性能ONLINEDATACRYPTO模块设计描述及要求：1.基于标准加密算法设计一个加解密模块IP，通过该模块IP，SOC对总线传输及存入存储的数据进行机密性和防重放的保护；2.高性能ONLINEDATACRYPTO模块可以选择NIST、IEEE、IETF等组织颁布的标准加密算法（包括候选算法），但不包含AES，SM4算法，算法模式不限；3.采用Verilog实现高性能ONLINEDATACRYPTO模块，采用SMIC40nm工艺时，工作时钟频率300MHz以上，性能为128bit/cycle，采用其他工艺时，频率需要等比例折算；4.高性能ONLINEDATACRYPTO模块接口请参考AXI接口，接口如下图所示，实际接口信号可根据具体实现进行增减。AXI通道中AW通道，AR通道和B通道无需处理，因此接口中未画出其输出接口。5.AXI写操作不支持乱序和间插，AXI读操作支持乱序和间插。评审得分点：1.实现算法功能正确，满足题目要求；2.设计方案文档描述清晰，模块功能划分合理；3.代码简洁，可维护性好；4.模块加密安全性证明越合理，安全性越高，得分越高；5.文档中要求明确的对面积和功耗优化的措施说明，优化措施越有效，模块面积越小，功耗越低，得分越高；6.对数据吞吐量影响越小，读写latency越小，得分越高；7.要求有完备的验证方案和验证用例；输出要求：1.详细设计文档和逻辑代码；2.输出验证用例、验证数据和波形截图；3.功能、性能仿真报告以及功耗/性能/面积评估数据。赛题打分原则：90分及以上：满足题目所有要求，有较好的商业价值或有较多亮点（亮点定义为架构清晰、算法效率高、实现指标优异等任何超出题目要求的点），PPA、设计指标等行业领先。75-89分：满足题目所有要求，同时有一定的商业价值或有一定亮点。亮点越多得分越高。60-74分：满足大多数要求或题目全部要求，作品整体上中规中距无亮点。60分以下：不满足题目大多数要求。建议在作品中列举作品的亮点和不足。满足题目要求的基础上，超出题目要求越多越好。

京微齐力企业命题专项奖设置：一等奖1队，奖金10000元二等奖3队，奖金5000元京微齐力企业命题答疑邮箱：yunqin.li@hercules-micro.com赛题一：可编程边缘计算加速器命题说明：基于京微齐力提供的P1EVB开发板，使用P1器件内DSP、RAM和可编程逻辑资源实现FPGA方案的硬件加速。硬件加速的应用方向可以是人工智能、图像处理、语音处理、激光雷达、毫米波雷达、信号采集与处理，软件无线电、电机控制等场景。京微齐力提供RISC-V软核系统，参赛队伍也可以使用第三方的软核或硬核CPU或MCU系统，通过SPI、并口、串口或其他接口实现与P1EVB板的通信与控制。软核或硬核CPU主要用于实现人机交互、可编程加速系统的参数配置、部分算法的软件调度、状态与最终结果显示。注意：请务必使用京微齐力P1器件实现应用算法的加速，部分算法调度，实时性不高的算法可在软核或硬核CPU上软件实现。京微齐力P1器件的可编程资源：60K等效LC资源144个DSP单元；144个18KbBRAM单元硬核800Mbps的DRR3x16的硬核DDR3控制器，接口是128位的AXI接口支持1.2-3.3V单端GPIO；LVDS，MIPI，HDMI接口的高速差分GPIO京微齐力P1器件开发的软硬件资源：借用P1EVB开发板1块；如需扩展子卡需要从京微齐力合作伙伴米联客进行单独购买提供京微齐力FPGA开发工具Fuxi提供基于AXI接口DDR3的参考设计提供软核RISC-V的参考设计和使用文档，如需RISC-V在线调试工具需自行购买；京微齐力P1开发板的简介：HDMI输出接口1个，支持720P60，提供参考设计DDR3x16颗粒，容量2Gb，提供800Mbps速率的参考设计2路CEP扩展接口，2.54mm间距排针1路1000M以太网USB-UART接口，TF卡座；4个按键；5个LED指示灯；25Mhz有源晶振EVB原理图摄像头扩展接口2个，提供摄像头驱动和参考设计；摄像头模块需要从京微齐力合作伙伴米联客单独购买2路FEP扩展接口，48个GPIO/24个差分对，可对接京微齐力合作伙伴米联客各种扩展卡：ADC扩展卡，DAC扩展卡，LCD扩展卡，音频卡，USB3.0卡，HDMI视频输入输出卡，MIPI摄像头卡等，提供相关的参考设计；扩展子卡需要单独购买作品输出要求：设计报告作品PPT详细方案介绍与分析设计报告：作品实现关键算法加速部分的原理，特点，技术优势，功能仿真，关键接口或波形的说明，测试结果分析等作品视频与图片展示设计数据项目系统框图，PCB原理图，扩展子板或飞线原理图软件和硬件设计源代码仿真和测试结果，关键算法部分提供RTL仿真激励，仿真结果与波形数据更佳评分标准备注：关于开发板：开发板数量充足，可满足赛事需求。考虑到为避免资源浪费，我们会直接免费借用10块板给相关参赛队伍，超过10块板之后需通过申请流程，经评估后可免费借于参赛队伍使用。申请开发板请发邮件至：yunqin.li@hercules-micro.com赛题二：基于AXI总线接口的二级Cache设计命题说明及作品要求：设计一个二级Cache，需要支持以下特性：支持读写两种Cache操作；支持三个接口：两个axislave接口，一个aximaster接口：1、axislave接口负责Cache空间访问；2、aximaster接口为主存空间访问；支持32Kbyte地址空间映射到最大256MB连续空间；支持两个axislave接口同时访问不同的cacheline；Cacheline支持32byte；写操作支持写回和写穿两种模式；支持四路组相联；支持读操作分配和写操作分配；Cache替换支持两种替换算法：1、将最近最少使用的内容替换出Cache；2、将访问次数最少的内容替换出Cache；支持clear操作；支持flush操作；内嵌静态SRAM；FPGA验证支持100MHz；ASIC流程支持工作频率能够达到500MHz;备注：1.关于学生搭建仿真模型：我们可以提供sram仿真模型，学生也可以通过给定的仿真时序搭建。2.推荐使用米联客P1开发板，FPGA原型验证（频率为100MHz）。3.我们会提供testcase列表，作为必要的仿真用例。AXI_mem_m为aximaster接口，AXI_mem_s为axislave接口，数据位宽为32bit，支持标准AXI协议。提交文件：1.详细设计方案；2.RTL代码；3.仿真测试用例；评分标准注：如果以上分数相同，则以资源使用最少者获胜。答疑邮箱：yunqin.li@hercules-micro.com

“华为杯”第四届中国研究生创“芯”大赛决赛经过了两周的艰难竞技，共评选出15支一等奖团队，34支二等奖团队，98支三等奖团队，18名最佳指导教师奖以及企业专项奖共51支获奖团队，大赛最高荣誉“创‘芯’之星”将通过竞演环节从15支一等奖队伍中评选而出，竞演环节视疫情情况与颁奖典礼一同择期举办。除创“芯”之星外的获奖总名单详见下表："华为杯"第四届中国研究生创“芯”大赛获奖总名单学校队伍名称奖项大赛团队奖北京航空航天大学F928一等奖复旦大学echo3D一等奖上海交通大学东哥都队一等奖上海交通大学核里队一等奖华东师范大学闵大荒耕耘者一等奖厦门大学厦大紫芯一等奖华中科技大学智多芯一等奖华中科技大学芯芯之火-Driver一等奖华中师范大学想你的芯一等奖电子科技大学伏羲画卦一等奖电子科技大学赤子之芯一等奖西安理工大学2048一等奖西安电子科技大学红星闪闪小分队一等奖西安电子科技大学芯情很好一等奖西安电子科技大学IC小伙儿一等奖清华大学奉天乘运二等奖复旦大学杨浦区五角场街道代表队二等奖上海交通大学点子王0.4二等奖上海交通大学芯电图队二等奖上海交通大学红芯队二等奖上海交通大学像画队二等奖华东师范大学2933联动队二等奖华东师范大学披芯戴月二等奖华东师范大学白日焰火二等奖华东师范大学一芯一意二等奖南京大学王老师说的都对二等奖东南大学比完就吃烧烤二等奖东南大学IC403二等奖浙江大学按时毕业二等奖浙江大学梭哈半导体二等奖华中科技大学爱会消失对不队二等奖华中科技大学战地医疗兵二等奖湖南大学混合芯未来二等奖华南理工大学发光的快乐星球二等奖重庆大学GoldenWheel二等奖西南交通大学静态时序违例二等奖电子科技大学卷积算不队二等奖西北工业大学御剑飞行二等奖西北工业大学头号玩家二等奖西安电子科技大学芯闻联播二等奖西安电子科技大学顽家二等奖西安电子科技大学芯源译码二等奖西安电子科技大学瞳芯二等奖西安电子科技大学龙的传人二等奖广东工业大学星猫二等奖空军工程大学芯之星二等奖中国科学院大学NIIT_Triangle队二等奖中国科学院大学乘风队二等奖中国科学院大学不会写代码队二等奖北京交通大学BJTU“芯”医疗队三等奖北京邮电大学宽广边缘智能小分队三等奖中北大学心有灵”芯“一”点“通三等奖复旦大学光梦科技三等奖上海交通大学对不队三等奖上海交通大学魔芋队三等奖东华大学芯之未来三等奖华东师范大学芯发现三等奖华东师范大学创芯007三等奖南京大学这三个人不给15级不太队三等奖东南大学HeySiri三等奖东南大学炒鸡腻害队三等奖东南大学选择题全队三等奖东南大学咕咕咕咕咕三等奖江苏大学探测“芯”之队三等奖南京师范大学Astonishing+三等奖南京师范大学非凡之芯三等奖南京师范大学LLZS三等奖浙江大学ZJU_ISUC三等奖杭州电子科技大学dv_club三等奖安徽大学吃完西瓜再流片三等奖安徽大学爱芯队三等奖中国科学技术大学GaNTeam三等奖中国科学技术大学芯星三等奖合肥工业大学“天问一号”后援队三等奖厦门大学百年小厦队三等奖厦门大学智柔光感三等奖厦门大学自旋小队三等奖厦门大学光波biubiubiu三等奖郑州大学IE1404三等奖武汉大学微芯三等奖武汉大学卓尔不是梦三等奖武汉大学FLOR三等奖武汉大学EDA小年轻三等奖华中科技大学NEMO三等奖华中科技大学SandSilicon三等奖华中科技大学脉冲芯三等奖华中科技大学木叶旋风三等奖华中师范大学PLAC芯动力队三等奖华中师范大学一轮游玩回去看文献三等奖华中师范大学ADC真好玩队三等奖湖北大学芯光三等奖湖南大学芯海扬帆三等奖湖南大学比完回来开派队三等奖中山大学Chainsaw三等奖华南理工大学铜芯合力三等奖深圳大学WE团队三等奖深圳大学深圳人三等奖重庆大学天龙之“芯“三等奖重庆大学沙正街街娃儿三等奖电子科技大学MICS101三等奖电子科技大学芯希望小组三等奖电子科技大学博文yyds三等奖电子科技大学飞夺泸定桥三等奖重庆邮电大学兰德里三等奖西安交通大学港村4056小分队三等奖西安交通大学望“芯”三等奖西北工业大学TeamWH三等奖西北工业大学第七战队三等奖西安理工大学得“芯”应手三等奖西安电子科技大学斗转芯移三等奖西安电子科技大学伍陆柒三等奖西安电子科技大学划水八天三等奖西安电子科技大学创芯饮茶队三等奖西安电子科技大学芯知锁相三等奖西安电子科技大学羊肉泡馍三等奖西安电子科技大学芯城大院三等奖西安电子科技大学初芯holders三等奖西安电子科技大学三十将近三等奖西安电子科技大学yyds三等奖西安电子科技大学人菜瘾还大三等奖西安电子科技大学你说什么都三等奖西安电子科技大学芯芯向上三等奖西安电子科技大学唯芯论三等奖西安电子科技大学芯机boy团队三等奖西安电子科技大学三年模拟三等奖西安电子科技大学笔芯三等奖西安电子科技大学小芯芯三等奖西安电子科技大学小同志仍需努力三等奖西安工业大学灵眸三等奖西安科技大学智污小分队三等奖陕西科技大学前进四三等奖青岛大学666三等奖宁波大学爱芯屋三等奖宁波大学永远滴神三等奖宁波大学东海芯舰三等奖宁波大学发际线与我作队三等奖宁波大学农夫山泉队三等奖宁波大学NOICNOBALD三等奖宁波大学华芯华兴三等奖宁波大学喜迎建党百周年三等奖国防科技大学芯创未来三等奖空军工程大学面向空天三等奖空军工程大学利剑空天三等奖信息工程大学ECC小分队三等奖信息工程大学BWL三等奖中国电子科技集团公司电子科学研究院芯光小队三等奖中国科学院大学热爱、细节与冷静三等奖优秀指导教师奖北京航空航天大学李洪革复旦大学陈建利上海交通大学贺光辉上海交通大学陈铭易上海交通大学刘彦华东师范大学张润曦厦门大学张峰华中科技大学王超华中科技大学余国义华中科技大学谭旻华中师范大学王东电子科技大学陈万军电子科技大学周军电子科技大学常亮西安理工大学高博西安电子科技大学刘帘曦西安电子科技大学刘马良西安电子科技大学励勇远华为企业专项奖中国科学院大学NIIT_Triangle队一等奖杭州电子科技大学dv_club一等奖南京大学王老师说的都对队一等奖广东工业大学星猫一等奖清华大学奉天“乘”运队一等奖电子科技大学博文yyds二等奖西安理工大学2048二等奖南京大学这三个人不给15级不太队二等奖重庆邮电大学兰德里队二等奖中山大学chainsaw二等奖东华大学芯之未来二等奖中国科学院大学不会写代码二等奖郑州大学IE1404二等奖重庆大学沙正街街娃儿二等奖中国科学院大学热爱、细节与冷静二等奖新思科技专项奖西安电子科技大学芯机boy团队一等奖华中科技大学SandSilicon一等奖黑龙江大学“芯”潮澎湃二等奖西安电子科技大学划水八天二等奖西安电子科技大学天天开心二等奖西安电子科技大学704IC二等奖格科微电子专项奖华东师范大学闵大荒耕耘者一等奖西安电子科技大学三年模拟二等奖东南大学选择题全队二等奖西安电子科技大学创芯饮茶队二等奖日月光SiP创新奖南京师范大学非凡之芯一等奖西安科技大学智污小分队二等奖西北农林科技大学超声感知精英队二等奖上海海事大学路灯下的小姑娘二等奖Cadence专项奖复旦大学echo3D一等奖上海交通大学点子王0.4二等奖南京航空航天大学羲和215二等奖艾为电子专项奖宁波大学发际线与我作队一等奖东南大学咸鱼突刺二等奖四川大学图欧曼二等奖泰瑞达专项奖上海交通大学对不队一等奖湖北工业大学吗咿呀嘿二等奖合肥工业大学一芯一仪二等奖芯华章专项奖西南交通大学静态时序违例一等奖上海交通大学闵大荒开拓一等奖深圳大学深圳人二等奖电子科技大学飞夺泸定桥二等奖西安科技大学芯之所往二等奖西安电子科技大学越纠越错二等奖芯来科技专项奖电子科技大学卷积算不队一等奖东南大学HeySiri一等奖东南大学七巷漆匠用了西巷锡匠的锡二等奖杭州电子科技大学站着撸代码二等奖中国科学院大学Cambrian_20二等奖北京大学博雅未名二等奖注：上述奖项中各奖项排名不分先后。

一、评审规则说明1.基础题考试环节所有晋级决赛的参赛队员需通过华为华为时习知网站（https://shixizhi.huawei.com）线上参加基础题考试（具体操作详见细则1.2），集成电路基础题考试答题时间30分钟，参赛队的每位成员须独立完成基础知识问答，取其队的各个队员得分的平均分作为参赛队的基础知识成绩。2.答辩环节所有晋级决赛的参赛队自主选择赛道参加分组答辩环节，答辩内容为初赛阶段提交的参赛作品的现场演讲，并回答评委的提问。答辩作品题目主题不得变化，内容可根据科研进展进行部分修改。赛道包括集成电路设计类（数字、模拟、混合信号、射频）、半导体器件与工艺类及EDA算法与工具设计类。演讲时间为8分钟，回答问题时间不少于7分钟。答辩环节具体要求详见操作细则。本阶段晋级成绩由基础题考试成绩及作品答辩成绩按照分别占比为30%与70%进行加权平均，各答辩小组综合成绩为前33%（各组晋级人数按照比例遵照四舍五入原则执行）的参赛队伍晋级现场设计题考试环节，未晋级现场设计题考试环节的队伍为三等奖获得者。3.现场设计考试环节大赛将在各晋级本阶段环节参赛队所在学校设置现场考点，现场设计题分为集成电路设计类（方向：数字、射频、模拟、混合信号）、半导体器件类（无细分方向）以及EDA算法与工具设计类（无细分方向），时间共330分钟，机考题目由监考老师通过U盘发放，参赛队在看题后任选其中一方向并集体完成。本环节操作详见细则。本环节各细分方向按照现场设计考试环节成绩排名前30%比例的队伍晋级最后的竞演环节，晋级人数按照上述比例遵照四舍五入原则执行，各个方向的晋级队伍大于等于1。4.竞演环节竞演环节为线上公开直播形式，内容为答辩环节参赛作品的现场演讲，并回答评委的提问，竞演环节不再区分方向。每个参赛队演讲时间为6分钟，评委提问2分钟。按评委打分与观众投票得分以80%与20%的比例加权得出竞演环节的最终名次。当现场设计题环节晋级竞演环节的队伍为15支队伍时，参加竞演环节所有队伍均为一等奖，其中前三名为本届创“芯”之星荣誉的获得者。当前现场设计题环节晋级竞演环节的队伍大于15支队伍时，按竞演成绩前15名为本届大赛一等奖获得者，未进入前15名的团队为二等奖获得者，前3名为本届创“芯”之星荣誉的获得者。二、操作细则1.基础题考试环节1.1考试时间：2021年12月12日下午13:30-14:00。1.2参赛队员需使用带有摄像头的电脑，通过Chrome浏览器登录华为时习知网站（https://shixizhi.huawei.com）进行线上考试。1.3考试平台已开启身份验证，参赛队员将需要在考前准备环节上传身份证或护照照片，系统进行人脸对比确定为本人作考，以避免代考作弊。1.4考试期间参赛队员无法截屏、录屏、无法复制题目、参赛队员一旦离开答题页面将被强制交卷。1.5考试期间需全程打开摄像头，参赛队员考试设备摄像头实时监控是否有违规行为。违规行为包括：离开摄像头、非本人作考、多人作考。1.6系统会对参赛队员电脑屏幕进行实时监控是否有违规行为。违规行为包括：访问百度搜索等网站，访问微信、QQ等即时通讯工具。1.7考试系统将会提前开放测试，各位参赛队员可提前演练流程并测试本地网络以及设备、浏览器适配情况。具体测试时间和事项秘书处会在队长群发布通知。2.答辩环节2.1大赛组委会秘书处会提前通过队长群发布方向选择通知，各参赛队可按照作品内容自由选择分组方向，分组方向分为集成电路设计类（数字、模拟、混合信号、射频）、半导体器件与工艺类及EDA算法与工具设计类，若某方向参赛队伍过多，需要分为多组，将进一步联系该方向参赛队队长进行分组抽签。2.2秘书处将提前发布各答辩组腾讯会议室链接，请参赛队员根据工作人员安排，提前在指定腾讯会议等候室候场（用户名修改为“团队编号-团队名称一本人实名”），待主持人允许后进入答辩室。2.3答辩流程1）参赛队员逐个进行身份验证（手持身份证于摄像头右前角，且不遮挡脸部），维持5秒，同时口述队员“团队编号+团队名称+姓名”（不计入答辩时间）；2）作品展示与讲解（由答辩选手负责共享屏幕展示PPT），时间8分钟，在时间还有1分钟时工作人员会给予提示，时间到即答辩结束；3）回答评审专家提问，待专家提问全部结束后主持人宣布答辩完成即可退出答辩室。2.4答辩要求：1）线上评审采用腾讯会议远程视频会议软件。请下载并安装腾讯会议的客户端、注册账号并保证可以登录。2）团队全体成员应尽可能集中答辩。若异地线上参赛，要求全部队员需进入线上答辩室。3）环境要求：稳定的高速网络、安静的独立空间、清晰的拾音效果，充足的光照条件、足够的设备电量。4）评审全程，答辩选手保持摄像头开启，并注视镜头，视线不得离开，不得中途离场。提前关闭答辩设备通话、录音、录屏、闹钟等可能影响评审的应用程序。提前准备三角架或手机支架等工具，妥善安置摄像设备。5）竞赛组委会将于12月9日14：00-17：00组织答辩前的远程视频测试，请答辩选手按照通知提前做好准备，在秘书处调试期间按照上述要求放置摄像头，准备身份证，按照正式评审流程，配合工作人员完成远程视频测试工作。2.5答辩纪律：1）请保持本人联系手机畅通，方便工作人员及时联络；2）若遇网络或信号等原因造成的通信效果不佳时，答辩选手须立即联系秘书处工作人员，根据情况进行缓答辩或重新答辩（每支队伍只有一次重新答辩机会，且仅限当天，答辩顺序安排在当天答辩的最后一队，如有多支队伍，以第一支类推）。若答辩当天直至小组答辩结束因答辩选手原因仍无法进行答辩的，视为答辩选手放弃答辩，由答辩选手承担全部责任和后果；3）答辩过程禁止录音、录像和录屏，禁止将相关信息泄露或公布；4）答辩全程只允许答辩选手团队成员在答辩房间，禁止他人进出（若由于非团队成员进入干扰答辩，视同作弊）；5）答辩过程中禁止指导老师参与。以上若有违反，视同作弊，当即取消参赛成绩并通报所在研究生培养单位。3.现场设计题环节3.1大赛组委会秘书处将在各晋级队伍所在高校设置考点，每个考点邀请至少2位监考老师，其中至少一位监考为非本校老师。3.2秘书处负责将上机题存入提前准备好的U盘中并密封，每组一个U盘，外校监考老师负责携带密封好的U盘进入考场，本校监考老师负责监督U盘开封并全程录像。3.3监考老师宣布开始考试后，参赛队员使用自己电脑中的软件进行上机设计，上机设计过程采用录屏软件全程录屏。录屏软件秘书处将提前发送链接，需提前进行安装。3.4考试结束后，各组队伍将本组上机设计题目报告、工程文件、录屏文件全部上传至U盘，由监考老师当场密封，邮寄至秘书处进行整理，组织进行评审。4.竞演环节4.1秘书处将提前组织晋级该环节的队伍进行抽签选择先后顺序，竞演队伍将按照顺序进行竞演，竞演阶段将进行全网线上直播。4.2在所有队伍演讲并回答问题结束后，主持人将宣布开启投票通道，届时全网观看直播的观众均可通过官方的链接在规定的时间内进行投票，每位观众1票。附件：“华为杯”第四届中国研究生创“芯”大赛决赛线上评审说明与操作细则

各参赛队伍、有关单位：针对当前全国新型冠状病毒疫情现状，根据北京市关于疫情防控的具体要求，为进一步做好疫情常态化防控工作，切实保障广大参赛师生的身体健康和生命安全，经组委会商议，原定于在北京中关村集成电路设计园举办的“华为杯”第四届中国研究生创“芯”大赛决赛及其同期活动改为线上举办，具体通知如下:1.日程安排：12月10日“华为杯”第四届中国研究生创“芯”大赛决赛开幕式与第五届"芯动北京"中关村IC产业论坛；12月11日-12日答辩评审与基础题考试；12月18日上机设计题考试。2.竞演环节择期举办，颁奖典礼与竞演环节同期举行。3.竞赛赛程及评审要求详见后续发布的《“华为杯”第四届中国研究生创“芯”大赛决赛线上评审说明》附件：关于“华为杯”第四届中国研究生创“芯”大赛决赛流程的通知

各参赛队伍、有关单位：北京市目前已出现疫情高风险地区，疫情发展情况尚不明朗，针对当前各地疫情现状，为切实保障所有参赛队伍和现场人员的身体健康，原定于2021年10月26日至27日在北京中关村集成电路设计园举办的“华为杯”第四届中国研究生创“芯”大赛及第五届“芯动北京”IC产业论坛，包括开幕仪式、答题环节、答辩环节、竞演环节、颁奖典礼等以及同期举办的高峰论坛、人才集市、参赛队伍展示等系列活动统一延期，大赛决赛将视疫情发展情况尽快举办，具体时间待确定后另行通知。在此我们对给予大赛支持的各研究生培养单位、专家教授、赞助企业及行业协会表示最诚挚的感谢！因大赛延期给参赛选手和相关单位带来不便，敬请谅解！

各参赛队伍、有关单位：“华为杯”第四届中国研究生创“芯”大赛将于2021年10月25-27日在北京中关村集成电路园如期举行。根据《关于加强近期集体类活动新冠肺炎疫情防控工作的通知》、《关于进一步加强新冠肺炎疫情防控消毒工作的通知》等要求，落实大赛期间防疫防控相关工作，现将最新防疫要求和会场核酸检测要求公布如下，请您配合疫情防控相关工作，以确保广大参赛队伍在比赛期间的行程顺利。一、现场防疫要求1.所有参会人员（参赛学生、老师、评审、嘉宾、工作人员）需持有48小时以内的新冠病毒核酸检测阴性证明以及健康承诺书（见附件一）入场。2.所有参会人员需完成在线回执实名登记，并持有效身份证件原件入场，遵守现场防疫规定，全程佩戴口罩并保持一米社交距离。3.所有参会人员需完成健康码绿码、行程码绿码查验，体温低于37.3℃。现场就餐人员注意保持人员距离与现场就餐人员密度，建议在通风良好区域用餐。4.大赛现场设置核酸检测点，大赛期间会为所有人员安排每日核酸检测，所有人员必须参加。如出现发热、咳嗽等症状的，请及时向现场工作人员报告。5.所有参赛队伍必须从抵京地点统一乘坐接驳班车前来参赛地点，必须乘坐接驳班车统一离开，赛事期间严禁私自离开大赛会场及住宿酒店。大赛的联系人及联系方式如下：秘书处：17606905288承办单位：16601110821关于“华为杯”第四届中国研究生创“芯”大赛决赛防疫要求的通知附件一、健康情况及安全承诺书

一、时间地点报到时间：2021年10月25日9:00-22:00离开时间：2021年10月28日上午决赛地点：北京中关村集成电路设计园（北京市海淀区丰豪东路9号院）报到地点：北京朗丽兹西山花园酒店（北京市海淀区丰智东路13号）二、决赛日程安排具体日程安排可能有微调，以决赛现场发放的参赛手册为准，“华为杯”第四届中国研究生创“芯”大赛决赛同期将举办第五届“芯动北京”中关村IC产业论坛。在此，诚挚邀请参赛队伍、带队老师及嘉宾参加10月26日举办的“芯动北京”中关村IC产业论坛开幕式、高峰论坛及分论坛，芯动北京高峰论坛详细日程请关注后续通知。三、住宿安排1.参赛学生住宿：（大赛组委会统一安排）北京朗丽兹西山花园酒店（北京市海淀区丰智东路13号）2.带队老师、观摩嘉宾推荐住宿：A.朗丽兹酒店（选手入住酒店，距离757米）地址：北京市海淀区丰智东路13号朗丽兹酒店（北京永丰南地铁站店）订房电话：18310732269，协议价格：精致大床房500元/夜B.如家商旅北京北清路永丰产业园中关村壹号店（距离1000米）地址：北京市海淀区永丰嘉园一区23号楼订房电话：010-62730707，门市价格：单人房400-500元/夜C.汉庭酒店北京北清路永丰科技园店（距离1100米）地址：北京市海淀区永丰嘉园一区22号楼订房电话：010-62730909，门市价格：单人房300-400元/夜D.汉庭优佳酒店北京永丰科技园店（距离876米）地址：北京市海淀区西北旺镇永丰科技园丰智东路5号订房电话：010-52398788，门市价格：单人房300-400元/夜四、接驳安排10月25日固定时间将在首都机场、北京南站、北京西站安排集中接站车辆，参赛队伍可统一乘坐接驳班车前往签到处（具体时间待确定后另行通知）。考虑北京交通高峰时段的拥堵情况，参赛队员可自行乘坐地铁前往住宿酒店进行签到（乘坐地铁16号线抵达“永丰南站”B口出）。五、参赛准备事项请确认参加决赛的参赛学生于10月15日17:00前扫描二维码（见文末）填写决赛参赛回执，逾期则视为放弃全国总决赛参赛资格。中高风险或出现疫情地区的同学请先扫码填写参赛回执，未定事项可填待定，大赛组委会将单独联系。请确认参加决赛的指导教师和观摩嘉宾于10月15日17:00前扫描二维码（见文末）填写决赛回执。大赛组委会将为每支队伍提供三个标准网络接头，各参赛队员需自带笔记本电脑，同时应携带兼容本人电脑的网络转接头（Type-Cto千兆网卡转接头/USB2.0转100M免驱网卡转接头）。上机比赛期间，每位队员仅可使用一台自带的笔记本电脑。10月25日下午15：00将会开放比赛场地以供参赛选手们测试设备、熟悉环境，具体安排详见上机手册（队长群通知）。决赛期间（10月26日）将举办“人才集市”现场招聘会，会场汇集多家集成电路行业知名企业。参赛选手可携带个人简历现场参与招聘会，与名企建立联络，为择业就业打下基础。六、注意事项：请确认参加决赛的参赛学生、指导教师和观摩嘉宾于10月15日17:00前提交决赛参赛回执。为保障现场师生防疫安全，所有前往参加决赛的人员需携带7日内核酸检测报告（阴性）或疫苗接种完成证明+健康码（绿码）+行程码（14日内未经过中高风险或出现疫情地区）。目前北京市防疫要求国内中高风险或出现疫情地区及全域封闭管理地区的人员，原则上不进京。确需进京的旅客须经过当地省级疫情防控部门批准，持有48小时内核酸检测阴性证明，最终防疫安排根据北京市防疫最新要求另行通知，请各位队长关注队长群通知。决赛期间请务必携带身份证件及学生证件，用于答题与答辩环节中核实参赛队伍身份，一旦发现冒名顶替行为，将取消参赛队伍成绩并通报所在研究生培养单位。参赛队伍请按照组委会规定的时间到达和离开比赛场地，并统一穿着赛服。参赛队伍签到后至比赛结束离开前，所有参赛队员不得擅自离队，不得离开规定酒店住宿，期间因擅自离开而扰乱竞赛秩序的团队，组委会将严肃处理，严重者将取消参赛资格，因擅自离开而产生的一切事故责任由该队员自行承担。预祝各位参赛选手在北京市中关村集成电路设计园（ICPARK）度过一段难忘的旅程，发挥出最高水平，满载而归！参赛回执（参赛学生）决赛回执（教师及嘉宾）