赛题一：RISC-V仿真并加速验证小系统设计需要的环境：Simulator：芯华章开源Epic-simhttps://gitee.com/x-epic/EpicSim或第三方SimulatorRISC-VIPCore：RTLCode:https://gitee.com/riscv-mcu/e203_hbirdv2SDK:https://gitee.com/riscv-mcu/hbird-sdk题目要求和评分点：本系统分为4个部分Open-sourceCPUIPCore使用RTL设计Monitor单元Testbench命令控制台(C/C++)设计任务：(30%)仿真CPU功能（不包括Monitor单元），具体要求如下：在CPU上仿真运行操作系统，系统不限。（15%，使用EPIC-sim工具20%）显示并打印系统启动过程中的信息（Message）（5%）在系统运行C程序打印“Helloworld！”(5%)(30%)系统MonitorRTL设计获取CPUIPCore所有registers信息，包括hierarchy路径信息（10%）示例：cpu.u_e203_ifu.u_e203_ifu_ifetch.u_e203_ifu_litebpu.rs1xn_rdrf_dfflrs.qout_r设计Monitor单元，实现对CPUcore中所有Registers的monitor，具体的操作如下：(20%)通过控制台输入带有Hierarchypath信息查询对应register的值通过控制台输入命令修改带有Hierarchypath信息的register的值通过控制台输入命令查询不同register逻辑组合运算。示例如下：cpu.u_e203_ifu.u_e203_ifu_ifetch.data1&cpu.u_e203_ifu.data2|cpu.u_e203_ifu.u_e203_ifu_ifetch.data0^cpu.u_e203_ifu.data3&!u_e203_ifu_ifetch.data0^cpu.u_e203_ifu.data3(40%)命令控制台设计接受命令行输入，查询对应hierarchy信息的寄存器值。示例如下：（10%）Readcpu.u_e203_ifu.u_e203_ifu_ifetch.u_e203_ifu_litebpu.rs1xn_rdrf_dfflrs.qout_r实现对应hierarchy信息的寄存器值的修改。示例如下：（10%）writecpu.u_e203_ifu.u_e203_ifu_ifetch.u_e203_ifu_litebpu.rs1xn_rdrf_dfflrs.qout_r12实现对不同register逻辑组合运算结果的查询与Simulator通信，完成上述命令与testbench的交互通信（20%）示例：使用DPI-C，VPI，PLI等接口或者其他方案。附加题（50%）：生成bitstream，将CPUCore+Monitor移植到XILINXFPGA上（开发平台不限，需要合理选定平台），并设计硬件（RTL）人机交互接口。已完成前三项设计任务后可继续选择完成附加题，完成附加题优胜概率更高。最终输出要求：除按竞赛组委会要求提交PPT外，还需提供：详细的设计报告，包括FPGA选型报告（20%）RTL综合成功，并给出综合结果（Utilization报告）（10%）设计人机交互单元。示例：Uart或者Ethernet（20%）人机交互接口包括FPGA可实现RTL单元和C/C++driver生成FPGA可下载bitstream，并给出Timing分析报告（10%）赛题咨询邮箱：haitaoz@x-epic.com赛题二：纠错编解码算法实现和验证描述及要求：Verilog实现信道纠错编解码.编码端,5个通道数据经过编码变为7个通道,每个通道数据位宽8bit.解码端,要求7个通道中任意损坏一个或两个通道,通过解码恢复出编码前的5通道原始数据.检测功能不做要求,能实现最好.评审得分点:1.功能正确实现；2.对于模块的面积、性能和功耗优化力度越大，得分越高3.有对功能验证的完备性分析。功能验证列表越完备，测试覆盖越全面，得分越高4.在满足同等验证目的的前提下，验证方案越简洁越智能，分数越高；5.验证手段越多样化，分数越高。如采用断言等。输出要求：除按竞赛组委会要求提交PPT外，还需提供：1.详细设计文档和逻辑代码；2.有验证的用例和波形截图。3.有验证方案详细文档。包括验证框架图，功能点列表，测试用例，测试结果，验证质量分析等。奖项设置：一等奖2队，奖金一万元；二等奖4队，奖金五千元。赛题咨询邮箱：mingkec@x-epic.com*企业命题最终解释权归芯华章科技股份有限公司所有

赛题：基于蜂鸟E203RISC-V处理器内核的人工智能SoC设计赛题内容：基于芯来科技的开源蜂鸟E203DemoSoC进行扩展，在限定的可编程逻辑平台上构建面向人工智能应用领域的SoC，通过外接相关传感器（如摄像头、麦克风、运动传感器等）进行数据采集，进而采用机器学习相关算法实现检测、控制、人机交互等方向的实际应用开发。要求在所搭建的SoC中实现专门的硬件加速器以提高系统整体性能，所实现的系统具有创新性、实用性以及市场应用前景。具体要求如下：使用芯来科技提供的开源蜂鸟E203SoC平台，系统框图如下所示（可对DemoSoC的外设进行修改，内核必须采用蜂鸟E203Core）以软硬协同的设计思想对系统进行合理的软硬件任务划分，分析并说明软硬件任务划分的合理性根据软硬件任务的划分，基于蜂鸟E203内核的NICE协处理器扩展接口或者基于蜂鸟E203SoC中系统总线添加相关硬件加速单元根据软硬件任务的划分，在蜂鸟E203处理器的软件开发平台HBirdSDK中添加所实现硬件加速单元的软件驱动程序采用所实现的SoC完成人工智能相关应用，能体现出硬件加速器对系统带来的性能提升参考应用方向：音频处理，譬如语音识别、声乐识别等。图像处理，譬如人脸识别、物体跟踪等。运动检测，譬如姿态识别、移动检测等。注意：选题不限于以上参考应用方向，可优先考虑以上参考应用方向，亦或者是多个应用方向的综合。提交内容：设计报告：作品展板与PPT，包括但不限于团队介绍、项目心得体会、项目研发情况、技术创新点、后续工作设计报告，内容建议包括但不限于以下内容：项目背景、系统功能介绍、系统架构、软硬件功能划分、硬件加速器详细设计，软件实现、功能仿真、整体测试结果以及总结系统展示图片、视频（时长不超过10分钟，文件大小100MB以内）设计数据：硬件开发板原理图软硬件设计源代码仿真和测试结果评分标准：内容分值评分依据系统完整性及复杂度20系统功能实现完整复杂度评价维度（系统功能复杂度、硬件加速器实现复杂度、加速器集成方式）应用创新性及实用性20作品创意新颖，设计思路有突破性功能实用，具有市场应用前景系统优化分析10对于系统软硬件划分进行有效的分析，且对实现结果进行性能对比项目展示20技术报告内容丰富详实，思路清晰，可读性高PPT、展板内容完整、制作精美，展示视频描述清晰、有趣技术分享10在RVMCU社区创“芯”大赛论坛发布项目相关技术分享文章，每篇可获得2分，上限10分答辩与现场演示20答辩和问答表现现场演示效果参赛平台：参赛所选用的FPGA开发平台限定于XilinxFPGA，不得采用内含硬核处理器的FPGA芯片（包括不限于ZYNQ等），具体型号和开发板厂家不限。参赛所用FPGA开发平台由参赛队伍自行采购。答疑邮箱：canhu@nucleisys.com奖项设置：一等奖一队，奖金1万元；二等奖三队，奖金5千元。

万物互联.共创科技未来5G与人工智能兴起,智慧物联应用无处不在,智能检测与防疫,智慧科技与数字化时代加速前进,利用无线及低功耗处理器之SiP系统级封装解决方案平台，通过相关传感器（如9轴运动传感器,温湿度传感器,气体传感器等），采用机器学习的算法实现检测、识别,蓝牙无线互联等应用,实现万物物联,掌握异质集成的发展趋势。赛题如下：赛题1.运用SiP的Chiplet模块化设计AIoT环境下，应用在人工智能和物联网的系统芯片。赛题2.智能制造,工业物联网：达成环境安全、震动分析,降噪、自动控制、节能、预防保养的功能。创新有效率和最佳化智慧工厂与大数据管理。赛题3.智慧城市/小区/校园/机场/港口/医疗：健康,防疫检测,公共卫生监测系统。运动检测、情境识别、健康监测,环保、节能监测,安全监控。家居环境监测,智慧建筑控制,监控水灾、土石流、停车与能源控制,空气品质,低碳环境等。赛题4.智能汽车：实现智慧出行情境环境监测、行为预测、辅助控制,预防保养等。智能停车、智慧安全行驶芯片应用。赛题5.TWSSiP真无线蓝牙系统级封装应用设计健康侦测/生物侦测,健康数据监测,穿戴/IoT/AR/VR创新应用。建议使用软硬件平台：1.WiFi,硅光子,5G网路/AR/VR应用。2.IoTDK硬件开发板,和其他传感器MEMS&SENSOR开发套件(ex.Arduino,Nucleo等)。3.开发软件(SDK)forGCC/KeilIDE开发平台,蓝牙(BLE)软件库forMESH网络互联。日月光SiP创新奖奖项设置：一等奖(1队):人民币一万元二等奖(3队):人民币五千元参赛要求:参赛队应项目计划书需包含：项目难点与创新、方案概述、可行性分析、人员组成与分工、开发计划等。作品提交要求：参赛队将完成的作品提交至大赛官网。作品形式为视频/带语音讲解的PPT及必要的技术文档，其中视频及PPT时长限制在8分钟内，大小不超过120M。日月光答疑邮箱：Email：Vera_Ch@aseglobal.com关于日月光日月光是全球半导体封装与测试制造服务领导公司。除广泛的封装和测试技术外，提供创新的高阶封装和系统级封装SiP解决方案，以满足日益增长的终端市场需求，如5G、智能汽车、高性能运算等。日月光提供系统级封装SiP、扇出型封装(FanOut)、传感器封装(MEMS&Sensor)、倒装芯片封装(FlipChip)、2.5D/3DIC和硅通孔(TSV)等先进技术，实现科技智慧美好生活。

赛题一：主动降噪（ANC）降噪滤波器设计及实现描述及要求：软硬件实现ANC降噪滤波器，支持多RefMIC，多ErrMIC(>=1)的ANC；支持FF/FB/Hybrid（FF&FB）模式；ANC降噪滤波器工作在192kHz上；ANC降噪滤波器用VerilogHDL实现。评审得分点：声学建模方案清晰合理；ANC降噪滤波器系数训练方案清晰；输出多mic降噪与单mic降噪效果对比；设计的ANC降噪滤波器具有较大的降噪深度和和降噪带宽；ANC降噪滤波器对多种噪声均具备一定的鲁棒性。输出要求：算法模型的设计文档与代码，C/C++/Matlab代码不限详细设计文档和逻辑VerilogHDL代码；有验证数据及波形对比截图。赛题二：主动降噪（ANC）外围低延时升降采样滤波器设计及实现描述及要求：软硬件实现ANC外围低延时升降采样滤波器；ANC方案支持数字或模拟micphone；ANC低延时升降采样滤波器用VerilogHDL实现；评审得分点：ANC通路底噪低于-100dBV；Analogue->ADC->SRC->ANCCORE（directthroughFFFilters@192kHz）->SRC->DAC->Analogue不高于13us。输出要求：算法模型的设计文档与代码，C/C++/Matlab代码不限；详细设计文档和逻辑代码；有验证数据及波形对比截图。赛题三：逻辑实现高性能NTT(数论变换)多项式乘法描述及要求：基于格理论的(全)同态加密算法的基本操作会涉及维数较大的整系数多项式的乘法，快速NTT算法可以提升多项式乘法的计算性能；利用NTT算法实现上的多项式乘法，其中n=256，q=3329；NTT串行和并行实现方式二选一，综合频率不低于200MHz，工艺不限；NTT串行实现逻辑门数（不包含memory面积）不超过90KGE，NTT并行实现逻辑门数（不包含memory面积）不超过1400KGE，Memory可以使用寄存器搭建；NTT串行实现Cycles数不超过1024，NTT并行实现Cycles数不超过8；评审得分点:功能正确，实现符合题目要求；需要有资源、面积、性能和功耗评估结果；符合题目要求的基础上，性能越高，得分越高；有考虑硬件攻击，如侧信道、故障注入等可加分；输出要求：1.算法模型设计文档和算法模型代码；（C\matlab等不限）2.详细设计文档和逻辑代码、软件代码；3.算法实现合理性分析文档；4.EDA验证报告；赛题四：逻辑实现超低面积超低功耗带防护的AES算法描述及要求：采用Verilog实现超低面积超低功耗带防护的AES算法，工作时钟频率40MHz以上。AES算法模块支持常见的ECB加解密/CBC加解密/CMAC运算模式，输入数据只支持以Byte为单位，不支持以bit为单位，数据大小端不做要求；AES算法模块支持128bit/192bit/256bit密钥长度，不同密钥长度可通过配置选择；AES算法模块具有全面防御常见的侧信道（如CPA等）及错误注入（如DFA等）攻击的能力；一轮AES运算采用4拍完成时：AES算法模块占用的逻辑门数不可超过20kGE。SMIC40nm工艺下RTL前仿功耗不大于0.6mw（40MHZ），其它工艺其它频率按工艺收益比例进行折算即可，并在设计文档中给出分析说明。一轮AES运算也可以采用4拍以上完成，此时性能、面积和功耗需要按比例折算。模块接口按照分组计算的方式实现，模块的接口可参考以下方式，实际实现时可根据具体实现进行增加或删减；Inputclk,Inputrst_n,Inputblock_input,（位宽为一个输入分组长度，例如AES为128bit分组）Inputblock_run,Inputdata_length,（位宽32bit，验证最大10MB）Inputinput_key,（位宽为输入密钥长度）Outputblock_done,Outputblock_output,（位宽为一个输出分组长度）Outputblock_busy评审得分点：1.实现算法功能正确，满足题目要求；2.设计方案文档描述清晰，模块功能划分合理；3.代码简洁，可维护性好；4.防攻击方案设计合理有效，防攻击效果越好，得分越高；5.文档中要求明确的对面积和功耗优化的措施说明，优化措施越有效，模块面积越小，功耗越低，得分越高；6.要求有完备的验证方案和验证用例；输出要求：1.算法模型代码及文档；（C\matlab等不限）2.详细设计文档和逻辑代码；3.输出验证用例、验证数据和波形截图；赛题五：逻辑实现超高性能的SM4-GCM算法描述及要求：采用Verilog实现超高性能的SM4-GCM算法，明密文数据运算时平均运算性能达到80bit/cycle；AAD数据长度及IV长度不做要求，AAD数据长度可以为0，IV长度可以简化为96bit；SM4-GCM算法模块支持常见的SM4-GCM运算模式（要求GCTR和GHASH并行计算）和GHASH运算模式，输入数据只支持以Byte为单位，不支持以bit为单位，数据大小端不做要求；SM4-GCM模块内部包含多个运算单元，在SM4-GCM模块顶层需要完成对多个运算单元的调度逻辑；设计时需要关注模块的面积、性能和功耗的平衡；评审得分点：1.实现算法功能正确，满足题目要求；2.设计方案文档描述清晰，模块功能划分合理；3.代码简洁，可维护性好；4.文档中要求明确说明对多个运算核心的调度策略，调度方式越优化，得分越高；5.在满足性能要求的前提下，模块面积越小，运算核心数量越少，功耗越低，可综合频率越高，得分越高；6.文档中要求明确的对面积和功耗优化的措施进行说明，优化措施越有效，得分越高；7.要求有完备的验证方案和验证用例；输出要求：1.算法模型代码及文档；（C\matlab等不限）2.详细设计文档和逻辑代码；3.输出验证用例、验证数据和波形截图；赛题六:小面积/低功耗TRNG熵源设计以及实现。描述及要求：熵源类型不限；实现方式不限，数字或模拟电路均可以；要求熵源面积/功耗尽量小：以SMIC-40nm工艺为例，数字熵源面积小于2000um2，模拟熵源面积小于6000um2，数字/模拟熵源的前仿功耗要求小于0.2mW；其他工艺请按工艺系数进行折算；说明熵源的随机性原理，最好能对熵源进行建模；评审得分点:熵源熵值高，满足0.997的要求；PPA要求：面积小/功耗低；实现简单，采用数字/模拟电路设计；熵源建模能够从理论模型说明随机性来源，并证明熵值满足大于0.997；输出要求：熵源算法设计文档以及熵源建模文档；详细设计文档以及逻辑代码。赛题七:基于ARMTrustZone架构的系统安全增强设计方案描述及要求：权限隔离是一种重要的安全防护手段，例如ARMTrustZone技术，将SOC分为安全和非安全两种权限空间。实现一个满足ARMTrustZone要求的SOC系统具备安全和非安全权限的隔离能力。在此基础上，设计一种系统安全增强方案进一步提升安全世界的安全性；SOC中至少包含CPU（例如RISC-V）、总线、DMA、SRAM和一个外设接口（例如UART），其他组件可选，不做强制要求；题目中未明确要求的，不做强制要求。评审得分点：正确设计满足ARMTrustZone规范要求的SOC系统，实现权限之间的隔离；设计的SOC安全架构方案合理，可有效增强TrustZone安全世界的安全性；设计方案清晰正确，对实现方式和性能进行详细分析；提供功能、性能仿真报告，每个组件功能正确；输出要求：设计方案说明书；RTL代码(Verilog或者VHDL)；功能、性能仿真报告。赛题八：硬件实现超低功耗乘法器描述及要求：1.采用Verilog实现低功耗无符号算术乘法器，要求乘法器位宽64bit。2.乘法器不可以使用*实现3.乘法器内部可插拍。4.逻辑门不大于25Kgate5.不要求在FPGA器件或ASIC器件等载体上实现，能通过综合、仿真验证即可；评审得分点:1.符合要求的基础上，功耗越低，得分越高。S40nm工艺下RTL前仿功耗不大于0.2mw（13MHZ），其它工艺按工艺收益比例进行折算即可。2.实现乘法器的面积越小，得分越高。3.需要说明所设计方案的优点和亮点，有资源、功耗仿真结果。输出要求：1.详细设计文档和逻辑代码；2.实现合理性分析文档，需要着重说明低功耗设计思路；赛题九：超高性能非对称算法RSA/ECC硬件实现描述及要求：verilog实现RSA模幂/ECC点乘算法，RSA、ECC任选一种即可。RSA算法位宽支持典型位宽512/1024/2048/3072/4096bit，ECC算法支持典型位宽128/256/384/521bit；要求硬件实现模幂/点乘；在400MHz下，RSA2048指数2048bit运算性能不低于1000次/秒；ECC256点乘平均性能不低于2万次/秒；其他位宽、频率下性能按照比例折算；实现频率、工艺、结构不做要求；逻辑面积不大于1000Kgate，不包含memory面积。对硬件主被动攻击安全性不做要求；评审得分点:1.RSA/ECC功能正确，EDA仿真通过，满足题目要求；2.方案和实现文档描述清晰，硬件实现结构合理；3.实现性能满足题目要求；4.给出面积、频率；5.有功耗评估结果；（此项为加分项，不做统一要求）6.可具备加解密/签名验签能力。（此项为加分项，不做统一要求）输出要求：1.总体设计方案以及理论分析文档；2.详细设计文档和逻辑代码、软件代码；3.功能仿真报告。作品提交要求：由于华为赛题的专项奖是线下评审，没有答辩环节，除按竞赛组委会要求提交PPT外，还需按华为赛题要求提供文档和代码。如果是硬件作品，需提供照片或视频，含竞赛组成员合影。华为专项奖设置：华为公司为选作华为赛题的前15名赛队设立华为专项奖，获奖赛队可同时参评竞赛组委会设立的其它竞赛奖。华为专项奖一等奖5队，每队奖金1万元，华为专项奖二等奖10队，每队奖金0.5万元。华为命题专家咨询邮箱：wangbo24@hisilicon.com

一、赛题名称18bit24KHz信号带宽SigmadeltaADC设计二、赛题背景随着物联网与智能感知发展，大量传感器使用，传感器模拟量转换为数字量便于进行传输处理，高精度ADC需求越来越大。sigmadeltaadc及其各种基于该架构变形以其独特架构与较宽适用范围，在高精度ADC设计中成为主流。三、描述及要求设计开发差分sigmadeltaadc电路，其中：工艺：标准CMOS工艺，不固定某fabCMOS，推荐0.18umCMOS总体要求：1.模拟ΣΔM最大输入电压：3.6Vpp动态范围：3Vpp输入情况下SQNDR大于108dB信号带宽：0~24KHz功耗：270mW2.数字滤波器要求滤除带外噪声与谐波，把信号字从模拟ΣΔM量化输出高速的低比特码流N恢复到低速的高比特N（≥18bit），使其满足SQNDR满足大于108dB。四、软硬件开发平台硬件平台：无软件平台：电路仿真工具：ModelSim,VCS,Spectre等；建模工具：MATLAB，Python等五、作品提交要求模拟ΣΔM需提供完整电路分析设计报告：ⅰ电路结构分析ii电路非理想性分析iii电路仿真结果数字滤波器需提供设计仿真报告：i结构分析ii.RTL代码与对应仿真结果iii模拟数字混合仿真结果（不必须）作品讲解及展示PPT。作品展示视频。视频时长不超过10分钟，文件大小100MB以内。六、评审点指标评审标准设计完整性(40分)是否包含所有要求模块，该模块是否可以完成对应功能性能（30分）作品设计性能是否满足指标要求。创新性（20分）作品是否在设计中使用较为新颖设计或者使用较为新颖建模方式，使其模型更符合仿真结果可展示性（10分）作品展示与汇报PPT重点突出、条理清晰奖项设置：一等奖1队，奖金一万元二等奖2队，奖金五千元。

赛题：三维集成电路互联优化算法传统集成电路的设计方法随着半导体制造工艺逐渐逼近物理的极限而面临更多的挑战。性能、功耗、面积、内存带宽、制造成本、设计周期等各方面都限制了人们对于延续摩尔定律的努力。三维集成电路通过把多颗芯片在垂直方向上进行整合，一方面打破了单个裸片的尺寸和工艺限制，另一方面把模块间的水平互联转换成了垂直互联，使得更高效率、更高带宽的信号传输成为可能。近年来随着制造工艺的不断发展，三维集成电路芯片间的互联密度相比过去有了大幅的提高。通过混合键合（HybridBonding）或类似的技术，键合间的最小间距可以达到10微米甚至1微米以下。利用这种技术，上下堆叠的芯片间能够实现信号的大规模同步传输。比如，对于一个大规模的芯片，可以通过合理的方式，将其拆分成两部分，分别实现在上下两个面对面堆叠的芯片上。如何在考虑三维结构的情况下，对芯片的各方面性能进行优化，这对于设计者是一种新的挑战。通过算法的合理优化，他们之间的信号传输性能将优于二维平面的互联方式，从而带来性能、功耗、面积等方面的提升。这其中混合键合由于是两个芯片间互联的关键部分，所以每一个的摆放位置，分配给哪一个互联信号就变得尤其重要。基于上述背景，本赛题将问题简化为：对于由两个裸片(Die)面对面堆叠组成的一个三维芯片，根据两个芯片各自的标准单元摆放位置（standardcellplacement）以及他们之间的时序及连接关系，优化裸片之间放置的混合键合（HybridBonding）的位置及信号分配，从而使得三维芯片整体的绕线长度（wirelength）以及时序（Timing）最优。提供的设计数据时序以及物理设计库文件综合后的门级Verilog网表，包括上层裸片的网表下层裸片的网表三维芯片的顶层网表（连接上下两个裸片）两个裸片的布局以及标准单元摆放位置文件（DEF格式）时序约束文件（SDC）堆叠配置文件（XML格式）混合键合的尺寸及最小间距要求题目要求以及评审标准本赛题的主要目标是寻找最佳的混合键合位置，以实现线长或者时序的最优。因此，为了减少参赛同学的准备工作的难度，赛题将事先提供经过标准单元摆放的两个裸片的存盘文件。同时也提供基于这一标准单元摆放位置得到的原始时序分析报告表格。表格中将记录两个裸片间所有互联信号的第一级标准单元的名字、位置信息、端口名字、以及时序余量(Slack)。第一题（基本）根据提供的原始表格中的数据，以及混合键合HB的间距，用脚本或者任何编程语言写出一个算法，寻找每个互联信号的最佳HB位置，从而使得裸片间所有信号的总线长最短。要求按照指定格式保存得到的HB位置文件。把算法得到的HB位置，通过Innovus的相关命令，在两个裸片的对应位置插入HB并连接到对应的端口。在Innovus中绕线并报告两个裸片的总线长。根据报告得出的线长，可以验证算法是否有效，以及改进算法。第二题（中级）改进算法，以时序余量（Slack）为第一优先，线长为第二优先考虑来分配HB的位置。对于时序余量更小（TimingCritical）的信号，给予更优的位置，使得最后的总时序余量最优。把算法得到的HB位置，通过Innovus的相关命令，在两个裸片的对应位置插入HB并连接到对应的端口。在Innovus中绕线并提取寄生参数。在Tempus中对整个三维芯片进行时序分析，报告最终的时序结果。根据报告得出的时序结果，可以验证算法是否有效，以及改进算法。第三题（高级）在不改变两个裸片尺寸的前提下，可以通过重新对每个裸片进行标准单元摆放以及优化，并重新分配HB的位置，从而得到更好的时序以及线长结果。需要注意的是，标准单元摆放的位置和HB摆放的位置会相互影响。可以尝试各种办法来尽可能找到最优的解。验证方法和第二题相同。注：以上三道题并非三选一，而是尽可能都完成，以拿到更多的完成分。按照实现的难度，建议参赛同学先尝试完成第一题。在第一题的算法基础上，改进并完成第二题。时间允许的条件下，可以进一步尝试完成第三题。评分标准：上述每一题的得分都由完成分和排名分构成。（具体分值后期公布）按照要求提交结果即得到完成分。排名分由每一题的前三名得到，依次递减。名次取决于每一题优化对象。比如第一题，线长最短者取胜。第二题和第三题，时序最优者取胜，时序相同则线长更短者取胜。除此之外，评审还将根据创新性以及PPT成果展示的表现打分。以上所有分数累加决定最终名次。赛题提交要求成果展示PPT可重现结果的算法代码上下两层裸片各自的Innovus设计存盘数据（可供验证）第二题、第三题需提供时序分析报告和对应的脚本（可供验证）提供的参考命令脚本导入Innovus设计的示例脚本导入混合键合HB摆放位置的命令标准单元摆放、时序优化和绕线的示例脚本导出设计数据以及对整个三维芯片进行时序分析的示例脚本提供的软件：InnovusImplementationSystemTempusTimingSignoffSolution（以及相应用户手册）奖项设置：一等奖（一名）：10000元/名二等奖（三名）：5000元/名除奖金外，Cadence楷登电子对优秀团队还择优给予获奖者实习生岗位机会Cadence楷登电子答疑邮箱：cadence_contest@cadence.comCadence楷登电子企业简介Cadence在计算软件领域拥有超过30年的专业经验，是电子设计产业的关键领导者。基于公司的智能系统设计战略，Cadence致力于提供软件、硬件和IP产品，助力电子设计概念成为现实。Cadence的客户遍布全球，皆为最具创新能力的企业，他们向消费电子、超大规模计算、5G通讯、汽车、移动、航空、工业和医疗等最具活力的应用市场交付从芯片、电路板到系统的卓越电子产品。Cadence已连续六年名列美国财富杂志评选的100家最适合工作的公司。如需了解更多信息，请访问公司网站cadence.com。

各研究生培养单位：为进一步服务国家集成电路产业发展战略，促进集成电路领域优秀人才的培养，根据“中国研究生创新实践系列大赛”工作安排，现将第四届中国研究生创“芯”大赛有关情况通知如下：一、大赛背景中国研究生创“芯”大赛（简称“大赛”）是面向全国高等院校及科研院所在读研究生的一项团体性集成电路设计创意实践活动。大赛旨在成为研究生展示集成电路设计能力的舞台，进行良好的创新实践训练的平台，为参赛学生提供知识交流和实践探索的宝贵机会。二、组织结构中国研究生创“芯”大赛由教育部学位管理与研究生教育司、教育部学位与研究生教育发展中心指导，中国学位与研究生教育学会、中国科协青少年科技中心主办，清华海峡研究院作为秘书处。本届大赛由北京中关村集成电路设计园发展有限责任公司承办。三、参赛对象中国（含港澳台地区）高校在读研究生和已获得研究生入学资格的大四本科生，以及国外高校在读研究生均可参加。四、赛事相关事宜2021年“华为杯”第四届中国研究生创“芯”大赛将在北京中关村集成电路设计园举办，承办方为北京中关村集成电路设计园发展有限责任公司。决赛同期还将举办集成电路产业招聘会、集成电路产业高峰论坛等活动，邀请来自学界及业界嘉宾分享经验，促进集成电路产学研融合，拓宽参赛学生的视野。大赛预计将于2021年3月正式开赛，报名截止时间预计不早于6月15日，决赛时间拟定于8月中旬，初赛决赛时间将根据新冠病毒疫情防控情况和教育部有关要求进一步确定，并提前通知，请各培养单位通过校园网、校园新媒体、研究生院、相关院系、学生管理部门等多渠道发布赛事消息，提前安排竞赛动员部署和参赛队伍选题工作。赛事相关事宜3月详见大赛官网：https://cpipc.acge.org.cn/cw/hp/10五、联系方式：秘书处联系人：张老师联系电话：0592-5776165；17606905288邮件地址：cpicic@163.com单位：清华海峡研究院承办单位联系人：胡老师联系电话：18612242700；010-82157756邮件地址：hujie@zgcicpark.com.cn单位：北京中关村集成电路设计园发展有限责任公司

各有关单位：中国研究生创“芯”大赛是“中国研究生创新实践系列大赛”主题赛事之一。现征集2021年第四届中国研究生创“芯”大赛承办单位，有关事项说明如下：一、大赛背景中国研究生创“芯”大赛由教育部学位管理与研究生教育司、教育部学位与研究生教育发展中心指导，中国学位与研究生教育学会、中国科协青少年科技中心主办，清华海峡研究院作为秘书处。大赛作为中国研究生创新实践系列大赛主题赛事之一,旨在成为研究生展示集成电路设计能力的舞台，进行良好的创新实践训练的平台，为参赛学生提供知识交流和实践探索的宝贵机会。赛事宗旨为：创芯、选星、育芯。大赛面向中国大陆、港澳台地区在读研究生（硕士生和博士生，含留学生）和已获得研究生入学资格的大四本科生（需提供学校保研、录取证明）及国外高校在读研究生。参赛队伍可提交集成电路芯片设计相关创意、创新或创业作品。大赛每年举办一届，2021年为第四届。大赛介绍及往届大赛信息详见官方网站：https://cpipc.acge.org.cn/cw/hp/10。二、申办基本条件国内有条件、有能力的各大高校、科研院所、政府部门、企事业单位均可单独或联合向申请承办大赛，优先考虑满足以下条件的申报承办赛事单位：1.申办意愿强烈，有工作人员和志愿者的人力基础；2.满足举办赛事所需的场地、网络等硬件需求；3.申办单位应具备赛事主题相关的学科基础、赛事主题相关领域的产业基础、赛事主题相关领域的生产和应用；4.能够自主面向社会筹集办赛经费；5.取得属地政府支持的单位优先。三、申请办法请拟申办大赛的单位与秘书处联系，获取具体申请要求及模板。四、联系方式联系人：涂丛慧联系电话：0592-577616517606905288单位：清华海峡研究院邮件地址：cpicic@163.com通讯地址：福建省厦门市湖里区岐山北路516号913室中国研究生创“芯”大赛组委会秘书处清华海峡研究院（厦门）2020年11月9日

2020年10月10-11日，“华为杯”第三届中国研究生创“芯”大赛决赛于上海临港新片区成功举办。经过两天的紧张角逐，最受关注的创“芯”之星三个大奖，终于名“花”有主，分别是：西安电子科技大学“三年创芯梦”、电子科技大学“达立缘”以及上海交通大学“TRIPLE-L”三支研究生团队。“华为杯”第三届中国研究生创“芯”大赛全体参赛师生、嘉宾、专家、评审老师、企业代表合影留念中国研究生创“芯”大赛由教育部学位管理与研究生教育司、教育部学位与研究生教育发展中心指导，中国学位与研究生教育学会、中国科协青少年科技中心主办，清华海峡研究院作为秘书处。大赛是中国研究生创新实践系列大赛的主题赛事之一，旨在服务国家集成电路产业发展战略，促进集成电路领域高层次创新人才培养。本届创“芯”大赛由中国（上海）自由贸易试验区临港新片区管理委员会联合指导，上海市学位委员会办公室与上海市学生事务中心共同支持，上海临港经济发展（集团）有限公司承办，华为技术有限公司冠名赞助。协办单位包括：中国半导体行业协会、全国工程专业学位研究生教育指导委员会、中国电子学会、示范性微电子学院产学融合发展联盟、国家芯火计划上海基地、上海交通大学、复旦大学、上海市电子学会、上海市集成电路行业协会、清华校友总会半导体行业协会、清华海峡研究院、临港新片区投资促进服务中心。2020年10月10日举办的开幕式上，大赛指导单位与主办单位代表教育部学位管理与研究生教育司、中国学位与研究生教育学会领导，秘书处清华海峡研究院领导以及本届大赛承办单位上海临港经济发展（集团）有限公司领导等嘉宾出席了开幕式。大赛执行主任委员、清华大学教授王志华，中国学位与研究生教育学会杨卫院士，上海交通大学副校长王伟明，上海市学位委员会办公室吴庆全，上海临港经济发展（集团）有限公司副总裁翁恺宁等领导和嘉宾进行了致辞。自2020年5月22日报名开始，本届大赛共有来自86所高校的480支队伍报名参赛，参赛学生人数达1374人，指导老师547人，提交作品453件，其中自主命题284件，企业命题作品198件。最终152只队伍晋级决赛。经笔试、机考、答辩以及现场路演，决出团队一等奖16名（前三名为“创芯之星”），团队二等奖34名，团队三等奖99名，优秀组织奖8名，优秀指导教师奖17名，华为、新思科技、日月光、国微思尔芯、艾为电子、格科微等集成电路企业也分别评出了企业专项一等奖、二等奖若干。此外，大赛还设置了最佳贡献奖1名，特别授予大赛专家委员会副主任委员王志功教授。10月10日-11日大赛开幕式、笔试、机考、答辩及竞演现场清华大学王志华教授（左一）和临港集团科产部总监张四福（右一）为大赛一等奖前三名“创芯之星”获奖团队颁奖东南大学王志功教授（左一）、上海交通大学王国兴教授（左二）和上海电力大学潘耀芳教授（右一）为大赛部分一等奖团队颁奖华为海思招聘调配部部长郑育群（左一）、北京大学盖伟新教授（右二）和清华校友总会半导体行业协会秘书长刘卫东（右一）为大赛部分一等奖团队颁奖中国学位与研究生教育学会办公室主任赵忠升（右一）、中国研究生创“芯”大赛秘书长涂丛慧（左一）为大赛优秀组织奖颁奖大赛发起人、清华大学周祖成教授（右一）为大赛专家委员会副主任委员东南大学王志功教授（左一）颁发最佳贡献奖大赛期间还举办了人才招聘会、集成电路产业高端人才峰会等活动。人才招聘会由来自集成电路行业的50余家知名企业构成，来自全国50多所高校集成电路专业的研究生前来应聘。集成电路产业高端人才峰会，邀请到来自高校、研究院所、企业的知名学者和企业家，分享如何培养集成电路的高端人才。10月10日大赛人才集市、招聘会、人才峰会活动现场值得一提的是，上海市教育委员会、上海市发展和改革委员会、上海市人力资源和社会保障局、上海市公安局近日联合发布的《关于做好2020年非上海生源应届普通高校毕业生进沪就业工作的通知》中显示，“中国研究生创芯大赛”获奖证书可作为“最高学历学习阶段所获奖项证书”材料之一，为非上海生源毕业生进沪就业申请落户提供加分帮助。今年7月30日，国务院学位委员会会议投票通过，集成电路专业升级为一级学科，从电子科学与技术一级学科中独立出来，进一步提升了大赛的品牌影响力和含金量。此次大赛的举办地中国（上海）自由贸易试验区临港新片区。自去年8月20日挂牌以来，在临港新片区落地企业数量中，集成电路企业占四分之一，投资额更是超过一半，独树一帜的“东方芯港”已初具规模。“华为杯”第三届中国研究生创“芯”大赛的成功举办，必将为“东方芯港”的进一步发展助力！