思尔芯(上海)信息科技有限公司（“S2C”）由资深硅谷专家团队于2004年创立，是一家十多年来一直专注于集成电路电子设计自动化（“EDA”）解决方案的高科技公司。S2C作为上海市重点EDA企业，其业务主要覆盖FPGA快速原型验证、硬件仿真器、EDA工具及仿真验证云系统，是业内领先的FPGA快速原型验证解决方案提供商。S2C自主研发的FPGA快速原型系统与软件、EDA工具以及仿真验证云系统，架构灵活、性能优异，已广泛应用于人工智能、物联网、高性能计算、图形图像处理、数据存储、智能汽车、教育及医疗等领域。目前在全球范围内拥有超过400家客户，其中很多客户为全球知名企业。国内知名的半导体企业国微控股有限公司是S2C的最大股东，2019年12月S2C通过引入外部投资人的方式完成了约3.1亿元人民币的融资，其中上海临港智兆基金领投1.5亿元人民币，投后持有S2C24.6%的股权。目前S2C在上海、深圳、北京、成都、杭州、新竹、东京、首尔和圣何塞均设立分支机构或办事处，建立了完善的技术研发与支持服务体系。S2C始终保持合作共赢的态度，积极与行业伙伴及客户紧密合作。未来S2C将持续发挥自身优势、结合国内外客户需求，加速产品设计与创新，为中国乃至全球集成电路产业的快速健康发展持续贡献力量。赛题一：一种低延时的时分复用系统的逻辑实现一、描述及要求基于XilinxKintexUltrascaleFPGA构建一种低延时的时分复用系统。采用Verilog或VHDL实现一种FPGA之间的数据传输时分复用系统。关注数据发送到数据恢复之间的cycle延时，需要保证数据在下一个时钟采样沿可以恢复。支持检错编码。用于时分复用传输的速度峰值为1.25Gbps。不要求在硬件中实现，但需要提供仿真模型、FPGA综合和布局布线之后的面积和性能报告。二、评审得分点系统设计正确，设计文档详细，模块和结构划分清晰、数据分析合理有据。数据发送到数据恢复之间的开销越少，得分越高面积越小，工作频率越高，性能越高，得分越高。支持的时分复用比越高，得分越高。系统灵活可配，参数化（通过参数可以支持不同时分复用比，同一设计的不同接口可以支持多种时分复用比）是一个加分项。添加纠错编码是一个加分项，编码的纠错越高、延时越低，得分越高。支持多个时钟域信号的混合传输是一个加分项。三、输出要求详细设计文档和RTL代码。FPGA综合和布局布线之后的面积和性能报告。有验证的数据和仿真波形及分析。赛题二：批量JPEG/MJPEG解码方案的逻辑实现一、描述及要求基于XilinxKintexUltrascaleFPGA来实现一种批量JPEG/MJPEG解码方案。用RTL实现不同分辨率的批量JPEG/MJPEG的解码方案IP设计。支持的解码图像分辨率不低于2K。解码的帧率不低于24fps。二、评审得分点功能正确实现且具有完备的功能验证。设计文档详细清晰，模块和结构划分清晰、合理。面积合理，有对资源、吞吐率、功耗的分析。系统延迟越低，解码效率越高得分越高。支持的图片解码的分辨率以及帧率越高得分越高。编解码器同时集成作为加分项。三、输出要求算法模型代码及文档（C/Matlab等不限）。详细设计文档和RTL代码。FPGA综合和布局布线之后的面积和性能报告。有验证的数据和仿真波形及分析。赛题三：使用DDR4Memory模拟多端口SRAM读写访问的MemoryModeling的逻辑实现一、描述及要求基于XilinxKintexUltrascaleFPGA来实现用DDR4Memory来模拟多端口同步SRAM及异步SRAM的读写访问。二、评审得分点功能正确实现且具有完备的功能验证。设计文档详细清晰，模块和结构划分清晰、合理。支持不少于4个读端口及4个写端口，实现读写端口数量越多得分越高。SRAM读写访问的延迟越低，时钟频率越高，得分越高。实现模拟DDR1Memory的读写访问作为加分项。实现模拟DDR2Memory的读写访问作为加分项。三、输出要求详细设计文档、RTL代码及FPGA工程。FPGA综合及布局布线之后的面积和性能报告。有验证的数据和仿真波形及分析。赛题四：DDR4PHY子系统的FPGA实现及验证一、描述及要求DDR控制器作为现在SOC中重要的组成部分，在FPGA上验证已成为软件验证的重要组成部分。请基于XilinxKintexUltrascaleFPGA构建一个兼容DFI4.0规范的DDR4PHY子系统，并完成其仿真验证。支持标准72bitECC内存条，支持单/双Rank，内存工作频率需在50Mhz~100Mhz之间。子系统中如需用到CPU控制，建议采用开源的轻量级RISC-V处理器。子系统需搭配简易的DDR控制器完成FPGA工程的综合和实现。二、评审得分点功能正确实现且具有完备的功能验证。设计文档详细清晰，模块和结构划分清晰、合理。代码简洁，逻辑清晰，可维护性好。仿真验证覆盖率越高，得分越高。DDR4PHY子系统对XilinxIP依赖性越低，得分越高三、输出要求详细设计文档、RTL代码及FPGA工程。FPGA综合及布局布线之后的面积和性能报告。50M频率下FPGA比特流生成。有验证的数据和仿真波形及分析。奖项设置一等奖（两名）：10000元。二等奖（四名）：5000元。一等奖、二等奖团队主要成员，免试拿Offer。S2C答疑邮箱S2C命题专家咨询邮箱：cpicic@s2cinc.com；邮件主题：第三届创“芯”大赛–S2C赛题答疑。

上海艾为电子技术股份有限公司创立于2008年6月，是一家专注于高品质、高性能的模拟、数模混合信号、射频等IC设计，聚焦在手机、人工智能、物联网、汽车电子、可穿戴和消费类电子等领域的高科技公司。艾为成立十二年来，始终坚持自主创新，不断推出具有创新性和国际竞争力的产品。2019年，公司出货量超过26亿颗。目前，艾为声、光、电、射、手五大产品线四百多款拥有自主知识产权的芯片正在热卖中，不少芯片性能和品质已赶超国际一流厂商同类产品。艾为努力在针尖大小的地方超越别人，志在成为模拟、数模混合和射频芯片领域的国际领先企业。一、赛题名称Digital-BOOST电路开发二、赛题背景随着电子技术的不断发展，智能设备的功能越来越丰富，在给人们生活带来便利的同时，人们对智能设备的功耗和效率提出了较高的要求。在智能设备中对功耗需求比较多的器件大多为功率器件，同时伴随着各种DC-DCBOOST电路，如何设计提高BOOST电路的效率和灵活性是其中一个重要方面。数字BOOST以其灵活可控、调节方便、便于工艺迁移而逐步普及。另外，由于数字BOOST电路面积小，尤其适合小线宽工艺，因此在先进工艺的产品设计中越来越受到设计者的关注。三、描述及要求设计开发Digital-BOOST电路，其中：·总体要求：·输入电压2.7V~5.5V·输出电压6V~12V·典型效率>80%,（越高越好）·最大输出功率>7W·输出纹波<50mV（越低越好）·功率管开关频率2MHz（推荐值，设计者可以自行选择其它值）·PSRR>60dB@20Hz~20KHz·控制部分·采用数字电路实现·输出电压·可动态调整·范围6V~12V·步进50mV·升压时间<100us@6V~12V·相位裕度>60度·控制输出采用DPWM调制的方式控制驱动·功率驱动部分·采用分立元器件实现·采用通用板或PCB设计实现器件连接四、软硬件开发平台数字电路部分FPGA开发板，型号不限模拟电路部分功率开关器件：可以选用成熟的开关集成器件，如STS8C5H30L等Driver器件：可以选用CMOSdriver，如EL7457等ADC：可以选择FPGA内置或者外置外部参考电路如下：软件平台电路仿真工具：ModelSim,VCS,Spectre等建模工具：MATLAB等五、评审点指标评审标准创意与创新(20分)作品创意构想是否新颖巧妙，设计思路是否有突破性和创新性性能（30分）作品设计性能是否满足指标要求复杂度（20分）作品设计系统是否足够精简完整度及可展示性（30分）作品功能演示是否成功及完整六、作品提交要求详细设计文档和完整代码以及电路设计文件。作品讲解及展示PPT。作品展示视频。视频时长不超过10分钟，文件大小100MB以内。七、奖项设置一等奖队伍1支：每支队伍奖励10000元人民币；二等奖队伍2支：每支队伍奖励5000元人民币；获奖队伍获得艾为电子公司带薪实习机会。八、技术答疑电子邮箱：ICIC@awinic.com邮件主题：第三届创“芯”大赛-艾为杯Digital-BOOST电路开发答疑

格科微电子（上海）有限公司创立于2003年，是中国领先的CMOS图像传感器芯片、DDI显示芯片设计公司，产品广泛应用于全球手机移动终端及非手机类电子产品。格科设计、开发、销售高性能的CMOS图像传感器芯片，该芯片可采集光学图像并转换成数字图像输出信号。格科的图像传感器广泛应用于手机、智能穿戴、移动支付、平板、笔记本、监控安防摄像机以及汽车电子等产品领域。格科也设计、开发、销售DDI显示驱动芯片，该芯片可驱动显示面板将图像数据显示于屏幕上。主要应用在手机、智能穿戴及其它需要显示图像的电子设备上。创新的研发与设计能力、不断壮大的客户群体、高效的运营以及多年的的产业链整合能力是格科的核心实力。伴随着智能手机日臻成熟的发展，消费者会不断追求更高性能的拍照及显示体验。未来十年，格科将继续为照相及显示模块提供更有创新和竞争力的整体解决方案。格科一直重视人才培养，为切实提升集成电路人才的创新精神、创新能力和工程素养，推动集成电路领域优秀人才的培养，格科将继续支持创芯大赛。同时为激发集电学子的创新热情，格科特在本届创芯大赛中，设立格科企业命题和企业专项奖。企业命题给予有意参赛的选手们充分的准备时间，不受赛场激烈氛围干扰的自由思考空间，欢迎各位有志学子踊跃参与，勇敢创新，勇闯难关，也欢迎各位有志学子加入格科，携手创芯。一、格科企业命题应用于图像传感器的ADC电路分析目前的图像传感器大多采用列并行ADC，singleslopeADC由于面积小，功耗低，电路简单等原因而被普遍采用。如图1所示，vsignal的上升幅度amplitude代表不同亮度的信号输出；为了得出信号vsignal的幅度信息，一种做法是利用比较器CMP、斜坡信号vramp及一计数器counter，将vramp与vsignal分别输入到CMP的正负输入端，在vramp以一定斜率k上升时，counter开始计数。理想状态下当vramp上升的幅度与vsignal相等时，CMP输出信号cmpo由低到高跳变，表征比较过程截止，同时记录当前counter的数值D。利用已知的vramp斜率k及所存数值D，可以计算出vsignal的幅度。图1.singleslopeADC工作原理图2.CMP简化电路图3.Dvsamplitude转换曲线参数值cmp1输入跨导10uScmp2输入跨导10uScmp1输出阻抗20Mohmcmp2输出阻抗40Mohmcmp1输出寄生电容10fFcmp2输出寄生电容10fFcmp2负端偏置电压vturn0.8Vinverter阈值电压0.6Vvramp斜率k20kV/Svramp2斜率k110kV/Svramp2斜率k220kV/Svramp2斜率k340kV/S表1二、请根据上面所提供的背景知识并参考图1-3以及表1完成下面题目：当vramp以斜率k上升至与vsignal幅度相等时，由于如图2所示CMP电路存在延迟，cmpo并不会马上跳变。简化起见，假设cmp1/cmp2输出阻抗固定，反相器延迟为30ps，请计算从vramp=vsignal到cmpo跳变的延迟大小，并理论分析CMP电路的输出噪声与延迟大小的关系。vramp缓慢上升可以提高vsignal比较精度，vramp快速上升可以增大所能处理的信号幅度范围。为了兼顾精度与幅度，将vramp设计为折线形式，如图1所示vramp2。理想状态下，对于幅度线性增加的vsignal输入，可以得到折线的输出D，如图3虚线所示。比较结束后将counter所存数值D简单处理，再分段乘以相应的vramp斜率就可以还原出实际的vsignal信号幅度。但是，由于CMP存在延时，vramp折点附近对应的vsignal信号转换后数值D并不分段线性，如图3实线所示（实线与虚线在折点处不重合）。请计算折点附近从vramp=vsignal到cmpo跳变的延迟大小。vsignal信号的噪声满足模型,试通过设计数字电路将vsignalvsDN的转换曲线校正为线性曲线，并分析矫正后DN的噪声与矫正误差的关系。输出要求：模拟部分的设计文档，以及所选择的ADC模块电路设计实现文档。给出非线性到线性的矫正算法和Verilog的实现代码。奖项设置：特等奖（2个）10000元；一等奖（3个）5000元；二等奖（5个）3000元；纪念奖若干。特等奖、一等奖团队主要成员，免试拿offer格科联系邮箱：campus@gcoreinc.com格科招聘公众号：Galaxycore-Recruit

Synopsys/新思科技|Website:www.synopsys.com新思科技(Synopsys,Inc.，纳斯达克股票市场代码：SNPS）致力于创新改变世界，在芯片到软件的众多领域，新思科技始终引领技术趋势，与全球科技公司紧密合作，共同开发人们所依赖的电子产品和软件应用。新思科技是全球排名第一的芯片自动化设计解决方案提供商，全球排名第一的芯片接口IP供应商，同时也是信息安全和软件质量的全球领导者。作为半导体、人工智能、汽车电子及软件安全等产业的核心技术驱动者，新思科技的技术一直深刻影响着当前全球五大新兴科技创新应用：智能汽车、物联网、人工智能、云计算和信息安全。自1995年在中国成立新思科技以来，新思科技已在北京、上海、深圳、厦门、武汉、西安、南京、香港、澳门九大城市设立机构，员工人数超过1300人，建立了完善的技术研发和支持服务体系，秉持“加速创新、推动产业、成就客户”的理念，与产业共同发展，成为中国半导体产业快速发展的优秀伙伴和坚实支撑。新思科技携手合作伙伴共创未来，让明天更有新思！DesignWare®ARC®处理器IP组合包含经过验证的32位CPU和DSP内核、子系统以及软件开发工具。ARC处理器还得到业内领先供应商（ARCAccessProgram成员）提供的一系列第三方工具、操作系统和中间件，以及embARCOpenSoftwarePlatform提供的一个综合性的免费开源软件套件的支持。Synopsys还提供ASIPDesigner工具，从而实现专用指令集处理器(ASIP)设计与实施的自动化。ASIPDesigner让设计人员创建自定义处理器和可编程的硬件加速器，满足专门的处理要求。https://www.synopsys.com/zh-cn/designware-ip/processor-solutions.html赛题一：嵌入式人工智能/AI基于SynopsysARC处理器，通过相关传感器（如麦克风、摄像头、9轴运动传感器等），采用机器学习的算法实现检测、识别等应用。例如：人机交互：降噪、语音识别、声乐识别等。个人健康与医疗保健：运动检测、情境识别、早期疾病预测、健康监测等。工业物联网：多传感器数据融合、行为预测、声学故障检测等。建议使用软硬件平台：ARCEMSK，ARCIoTDK，或其它ARC硬件开发板。embARCOSP或其它软件平台如RT-thread、Zephyr等。ARCMachineLearningInference（MLI）软件库。赛题二：万物互联/IoT基于SynopsysARCEM低功耗处理器，以SmartEverything为主题，针对智能家居、智慧城市、可穿戴设备、智能驾驶、智能控制等一些热门应用的相关课题进行创新性产品、服务和技术的研究与应用。可以使用ARCDSP/XYMemory对边缘端数据处理算法或运动控制算法进行加速，如运动控制可以外接电机驱动电路，实现永磁同步电机/无刷直流电机的闭环控制（转速/位置）等。建议使用软硬件平台：ARCEMSK，ARCIoTDK或其它ARC硬件开发板。embARCOSP或其它软件平台如RT-thread、Zephyr等。赛题三：嵌入式系统安全/Security基于SynopsysARCEM安全处理器，利用其SecureShield功能，构建一个可信执行环境（TrustedExecutionEnvironments-TEE）的应用。https://embarc.org/embarc_osp/doc/build/html/lib/secureshield.html建议使用软硬件平台：ARCEMSK硬件开发板（使用EMSKv2.3EM7D处理器内核）。embARCOSP、Zephyr软件平台任选其一。软硬件平台：ARCIoTDevelopmentKit开发板（ARCIoTDK）。ARCEMStartKit开发板（ARCEMSK）。embARCOSP或其它开源软件平台如Zephyr、RT-thread等，https://embarc.org/iot.html。ARCMachineLeaningInference（MLI）软件库。相关链接：硬件单板https://github.com/foss-for-synopsys-dwc-arc-processors/ARC-Development-Systems-Forum/wiki/ARC-Development-Systems-Forum-Wiki-HomeembARCOSP软件平台https://github.com/foss-for-synopsys-dwc-arc-processors/embarc_osp/releasesARCMachineLearningInference（MLI）软件库源码，需要使用Metaware工具链https://github.com/foss-for-synopsys-dwc-arc-processors/embarc_mli集成MLI链接库的embARCOSP软件平台，支持GUN工具链https://github.com/foss-for-synopsys-dwc-arc-processors/embarc_osp/tree/embarc_mli参考资料：1.ARC处理器内核硬件特性详细说明，可参考MetaWare软件安装目录下相关文档。MetaWare\arc\docs\pdf\hardware\arc_em；MetaWare\arc\docs\pdf\dsp2.ARC硬件（如ARCEMSK，IoTDK，HSDK）已广泛支持于各物联网操作系统平台，如RT-Thread、Zephyr、FreeRTOS、uCOS、TencetOSTiny、Aliosthings等，比赛中均可以使用和参考这些平台，部分参考链接如下。RT-Threadhttps://www.rt-thread.org/document/site/https://github.com/foss-for-synopsys-dwc-arc-processors/rt-threadZephyrhttps://github.com/foss-for-synopsys-dwc-arc-processors/zephyrhttps://github.com/foss-for-synopsys-dwc-arc-processors/zephyr/tree/topic-secureshieldAliOS-Thingshttps://github.com/foss-for-synopsys-dwc-arc-processors/AliOS-Things/tree/topic-arc-support-pull-requestTencentOSTinyhttps://github.com/foss-for-synopsys-dwc-arc-processors/TencentOS-tiny/tree/feature/arc_support3.基于云的应用建议使用ESP8266WIFI模块，以上多个平台均有相关实现。作品提交要求：除按竞赛组委会要求提交PPT外，还需提供：详细设计文档和软硬件代码。作品展示视频。视频时长不超过8分钟，文件大小100MB以内。所有获奖作品需要上传至embARC开源软件平台应用板块。https://github.com/foss-for-synopsys-dwc-arc-processors/embarc_applications/tree/master/arc_design_contest评审点：指标评审标准创意与创新作品创意、构想、角度是否新颖巧妙，设计思路是否有突破性和创新性。先进性与复杂度作品设计是否采用了热门的前沿技术，是否具有一定复杂度，功能是否实现完整等。高效性作品是否对使用的算法进行了性能的分析与优化。展示效果作品功能演示是否成功及完整。推广性作品是否充分使用ARCEM处理器及特性完成关键功能的实现和性能的提升，是否对ARC开源软件产生一定的贡献。奖项设置：一等奖（两名）：8000元二等奖（三名）：5000元择优给予获奖者实习生岗位机会；可推荐优秀的参赛选手及作品参加国内其他赛事，并给予技术指导；拟邀请优秀获奖者参加2020SynopsysARC处理器峰会，最终方案以新思科技官宣为准。Synopsys答疑邮箱：songbo.cheng@synopsys.com（技术及作品相关），yyan@synopsys.com（赛事流程相关）。

日月光是全球半导体封装与测试制造服务领导公司，持续发展并提供客户包括前段工程测试、晶圆针测以及后段之半导体封装、基板设计制造、成品测试的一元化服务。我们也透过环旭电子提供完善的电子制造整体解决方案。除广泛的封装和测试技术外，提供创新的高阶封装和系统级封装SiP解决方案，以满足日益增长的终端市场需求，如5G、智能汽车、高性能运算等。日月光提供系统级封装SiP、扇出型封装(FanOut)、传感器封装(MEMS&Sensor)、倒装芯片封装(FlipChip)、2.5D/3DIC和硅通孔(TSV)等先进技术，实现科技智慧美好生活。万物互联·共创科技未来5G与人工智能兴起，智慧物联应用无处不在，在新冠病毒疫情影响后，智能检测与防疫需求，与新基建的智慧科技时代加速前进，利用无线及低功耗处理器之SiP系统级封装技术，通过相关传感器（如9轴运动传感器，温湿度传感器，气体传感器等），采用机器学习的算法实现检测、识别，透过蓝牙无线互联等应用，实现万物物联，掌握异质集成的发展趋势。赛题一、智能制造,工业物联网：创新有效率和最佳化智慧工厂与大数据管理环境侦测,温/湿度侦测,震动侦测。达成环境安全、震动分析,降噪、自动控制、节能、预防保养的功能。赛题二、智慧城市/智能家居/小区/校园/机场/港口：创造安全,健康生活,智能社会,智慧城市与环境健康,防疫检测,公共卫生监测系统。运动检测、情境识别、健康监测,环保、节能监测,安全监控。家居环境监测,智慧建筑控制,监控水灾、土石流、停车与能源控制,空气品质,低碳环境等。赛题三、智能汽车：实现智慧出行情境环境监测、行为预测、辅助控制,预防保养等。智能停车,智慧安全行驶。建议使用软硬件平台：WiFi,硅光子,5G网路/AR/VR应用。IoTDK硬件开发板,和其他传感器开发套件(ex.Arduino,Nucleo等)。开发软件(SDK)forGCC/KeilIDE开发平台,蓝牙(BLE)软件库forMESH网络互联。日月光SiP创新奖奖项设置：一等奖(1队):人民币10000元；二等奖(3队):人民币5000元。参赛要求:参赛队应项目计划书需包含：项目难点与创新、方案概述、可行性分析、人员组成与分工、开发计划等。作品提交要求：参赛队将完成的作品提交至大赛官网。作品形式为视频/带语音讲解的PPT及必要的技术文档，其中视频及PPT时长限制在8分钟内，大小不超过120M。日月光答疑邮箱：陈小姐Vera_ch@aseglobal.com

赛题一：后量子密码算法实现描述及要求：1．软硬件结合或硬件实现XMSS(RFC8391)算法或Leighton-MicaliHash-BasedSignatures(RFC8554)算法，基于SHA2/SHA3(SHA2/SHA3二选一)；2．Hash算法需要硬件实现；3．工作时钟频率100MHZ以上，硬件部分需采用VHDL\VERILOG实现；评审得分点:1.功能正确实现；2.满足题目要求，方案清晰，模块划分合理；3.代码简洁，逻辑清晰，可维护性好；4.面积合理，有对资源、吞吐率、功耗的分析；5.有对功能验证的完备性分析；6.有安全性验证可加分；7.能防御常见的侧信道及故障注入攻击(如SPA、DPA、DFA)可加分；输出要求：1.算法模型代码及文档；（C\matlab等不限）2.详细设计文档和逻辑代码；3.有验证的数据和波形截图；赛题二：防DFA/SPA/DPA的x25519/x448/ED25519/ED448算法实现描述及要求：1.实现x25519/x448/ED25519/ED448点乘运算的任意一种即可，高层算法不要求实现；2.可采用软硬结合或全硬方式实现。软硬件结合实现时，采用硬件实现的运算算子个数和类型不做要求，软硬件分工自由划分；3.要求算法能够防御DFA/SPA/DPA三种攻击方式；评审得分点:1.能够防御DFA/SPA/DPA（防DFA算法不能选用计算两次方式实现），并有相应的分析以及理论推导；2.防攻击漏洞越少，得分越高；3.需要有资源、功耗、性能评估结果；4.有攻击验证报告更优，验证的方式不限；（此项为加分项，不做统一要求）输出要求：1.总体设计方案以及理论分析文档；2.详细设计文档和逻辑代码、软件代码；赛题三：高性能硬件实现蒙哥马利域模乘算法描述及要求：1.实现4096bit蒙哥马利域模乘算法；2.乘法器可以使用*实现，乘法器位宽不做要求；3.综合频率不低于300MHz，实现4096位宽模乘Cycle数不多于4000；4.逻辑门不大于200KGate，RAM空间不大于24Kbit；5.不要求在FPGA器件或ASIC器件等载体上实现，能通过综合、仿真验证即可；评审得分点:1.符合要求的基础上，性能越高，得分越高；2.需要说明所设计方案的优点和亮点，有资源、功耗评估结果；输出要求：1.算法模型设计文档和算法模型代码（C\matlab等不限）；2.详细设计文档和逻辑代码、软件代码；3.算法实现合理性分析文档；赛题四：逻辑实现带防护的SHA-3-HMAC算法描述及要求：1.采用Verilog实现带防护的SHA-3-HMAC算法，工作时钟频率100MHz以上，分组运算时间小于100cycle；2.SHA-3-HMAC支持256/384/512摘要值，不同位宽摘要值可通过配置选择；3.SHA-3-HMAC算法具有全面防御常见的侧信道（如CPA等）及错误注入（如AFA等）攻击的能力；4.SHA-3模块的IV信号可单独配置，SHA-3模块可在模块内部自动完成Padding补位操作；5.模块设计时需要关注模块的面积、性能和功耗；评审得分点：1.实现算法功能正确，满足题目要求；2.设计方案文档描述清晰，模块功能划分合理；3.代码简洁，可维护性好；4.防攻击方案设计合理有效，防攻击效果越好，得分越高；5.要求有完备的验证方案和验证用例；输出要求：1.算法模型代码及文档；（C\matlab等不限）2.详细设计文档和逻辑代码；3.输出验证用例、验证数据和波形截图；赛题五:SHA3-HMAC的攻击模型建立以及比较描述及要求：1.攻击模型中至少涵盖CPA、TA（模板攻击）、CNN，其他模型可自行添加对比；2.从理论上分析对比各个模型的优缺点及适应性；3.基于SHA3-HMAC算法，进行基于FPGA/ASIC等器件的攻击实验（也可使用已公开的SHA3功耗/电磁曲线），来验证理论分析的结论；4.根据上述的攻击方式，梳理出SHA3-HMAC侧信道攻击的脆弱点。并能针对脆弱点提出相应的防御措施、方法（不要求实现，描述方法即可）；评审得分点:对比模型越多，理论分析越全面透彻，得分越高；发现的脆弱点越多，得分越高；攻击实验覆盖度越高，得分越多；如能对带一定防护的曲线进行攻击对比，可加分；输出要求：1.输出攻击模型的理论分析文档及实现代码；（限C/C++/Matlab）2.输出攻击测试数据；3.输出薄弱点分析及测试报告；赛题六：逻辑实现带防护的Camellia、PRESENT等算法描述及要求：1.采用Verilog实现Camellia、PRESENT、WHIRLPOOL、CHACHAPOLY1305、Multi2、Prince中的任意一种，工作时钟频率300MHz以上；2.模块接口按照分组计算的方式实现，模块的接口可参考以下方式，实际实现时可根据具体实现进行增加或删减；Inputclk,Inputrst_n,Inputblock_input,（位宽为一个输入分组长度，例如AES为128bit分组）Inputblock_run,Inputdata_length,（位宽32bit，验证最大10MB）Inputinput_key,（位宽为输入密钥长度）Outputblock_done,Outputblock_output,（位宽为一个输出分组长度）Outputblock_busy3.输入数据只支持以Byte为单位，不支持以bit为单位，数据大小端不做要求；4.给出算法防御常见的侧信道及错误注入攻击（如CPA、DFA等）的防攻击设计方案；5.不要求在FPGA器件或ASIC器件等载体上实现，能通过代码综合、仿真验证即可；评审得分点：1.实现算法功能正确，满足题目要求；2.防攻击方案设计详细、清晰、合理有效，对防攻击效果进行详细分析，防攻击效果越好，得分越高；3.代码简洁，可维护性好；4.对于模块的面积、性能和功耗优化力度越大，得分越高；5.有完备的验证方案和验证用例；输出要求：1．算法模型代码及文档；（C\matlab等不限）2．详细设计文档和逻辑代码；3．有验证的用例、测试数据和波形截图；赛题七：侧信道泄露检测的理论分析及实际效果测评描述及要求：1.选择任意一种对称加密算法、Hmac算法或者非对称算法；2.从理论上比较泄露检测方式（如TVLA等），说明各个泄露检测方式的优缺点；3.在FPGA平台上进行实际测试对比，来验证理论分析的结论；4.实现的加密算法时钟频率不限，但需包含无防护及带防护逻辑；评审得分点：1.理论分析越全面，得分越高；2.在FPGA平台上检测场景越多得分越高；3.不同泄露检测方式比对理论分析清晰，结论越合理越全面得分越高；输出要求：1.算法IP的设计文档、实现代码以及实验数据；2.不同泄露检测方式的比较分析文档；3.不同泄露检测方式的算法文档和实现代码；赛题八：SOC安全权限隔离实现描述及要求：1.权限隔离是一种重要的安全防护手段。2.实现一个SOC系统，具备三种安全级别权限的隔离能力，三种权限之间的权限大小关系自定义；3.SOC中至少包含CPU（例如RISC-V）、总线、SRAM和一个外设接口（例如UART），能够支持三种权限。其他组件可选，不做强制要求；4.题目中未明确要求的，不做强制要求。评审得分点：1.设计方案清晰，对实现方式和性能进行详细分析；2.提供功能、性能仿真报告，每个组件功能正确；3.正确实现三种权限之间的隔离；4.SOC中支持隔离功能的组件越多，得分越高。输出要求：1.设计方案说明书；2.RTL代码(Verilog或者VHDL)；3.功能、性能仿真报告。赛题九：内存安全防护实现描述及要求：1.在安卓平台中，大部分的安全漏洞都是内存安全bug，要求基于任意CPU（例如RISC-V）、总线等组件实现内存防护，能够从硬件层面缓解内存bug；2.能够缓解memoryuse-after-free攻击；3.能够缓解memoryoverflow攻击；4.题目中未明确要求的，不做强制要求。评审得分点：1.方案设计清晰，对安全性和性能开销进行详细分析；2.通过仿真说明安全防护能力；3.至少能够缓解memoryuse-after-free和memoryoverflow攻击，能够防御的内存攻击越多，得分越高；4.性能开销越小得分越高；5.面积代价合理。输出要求：1.安全方案设计文档；2.RTL代码(Verilog或者VHDL)；3.功能、性能仿真报告。赛题十：安全CPU设计描述及要求：1.基于任意开源CPU核（例如RISC-V），设计改进CPU，使单核CPU能够抵抗大多数的功耗攻击、timing攻击、故障注入攻击等；2.题目中未明确要求的，不做强制要求。评审得分点：1.方案设计清晰，对各种防护方式进行说明，对整体防护能力进行分析评估；2.通过仿真说明其安全防护效果；3.防护能力越全面，得分越高；4.性能开销越小得分越高；5.面积代价合理。输出要求：1.安全CPU的设计文档；2.RTL代码(Verilog或者VHDL)；3.功能、性能仿真报告。赛题十一：DDR数据安全保护模块IP设计描述及要求：1.基于标准加密算法设计一个加密模块IP，通过该模块IP，SOC对存入DDR的数据进行机密性、完整性和防重放性的保护；2.数据接口支持标准的AXI总线协议，数据位宽为128bit，参数配置接口不做要求。评审得分点：1.方案设计清晰，能够对存入DDR的数据进行机密性，完整性和防重放保护，对方案的安全性进行分析；2.对数据吞吐量影响越小，读写latency越小，得分越高；3.逻辑开销越小，得分越高。输出要求：1.模块IP设计方案文档；2.RTL代码(Verilog或者VHDL)；3.功能、性能仿真报告以及功耗/性能/面积评估数据。作品提交要求：由于华为赛题的专项奖是线下评审，没有答辩环节，除按竞赛组委会要求提交PPT外，还需按华为赛题要求提供文档和代码。如果是硬件作品，需提供照片或视频，含竞赛组成员合影。华为专项奖设置：华为公司为选作华为赛题的前15名赛队设立华为专项奖，获奖赛队可同时参评竞赛组委会设立的其它竞赛奖。华为专项奖一等奖5队，每队奖金1万元，华为专项奖二等奖10队，每队奖金0.5万元。华为命题专家咨询邮箱：wangbo24@hisilicon.com

一、报名流程总览二、账号分类1.组委会账号：进行二级审核。2.参赛单位管理员账号：审核本单位报名信息。3.队长账号：申报资料的主账户，可修改队伍信息，提交作品。4.老师及队员账号：同意邀请后只能修改个人资料。三、报名页面指南参赛学生及指导老师在报名前需先注册相应帐号。由队长发起组队，选择赛题，并邀请队员及指导老师，队员及指导老师将收到短信通知，并至报名系统接受邀请，全队在报名系统中接受邀请后，队长可提交报名。参赛单位管理员将审核报名信息，审核通过后方可提交初赛作品。1.账户注册教师账户注册：队长及队员账户注册：2.队长组队并提交作品注意：发起组队需由队长完成，队员及指导老师只需通过组队邀请，请勿发起组队，否则将导致系统混乱。建议使用Chrome浏览器、360浏览器或IE浏览器。队长登录系统并选择相应赛事（创“芯”大赛），点击命题后可看到具体赛题要求，赛题选定后不可修改：确认队长个人信息：填写队伍信息：邀请团队成员：队员及指导老师界面可选择接受邀请：队员及老师接受邀请后，队长登录系统并提交报名：待资格审核通过后，队长可提交初赛作品：至此，报名及初赛作品提交流程结束。

各研究生培养单位：为进一步服务国家集成电路产业发展战略，促进集成电路领域优秀人才的培养，根据“中国研究生创新实践系列大赛”工作安排，现将第三届中国研究生创“芯”大赛有关情况通知如下：一、大赛背景中国研究生创“芯”大赛（简称“大赛”）是面向全国高等院校及科研院所在读研究生的一项团体性集成电路设计创意实践活动。大赛旨在成为研究生展示集成电路设计能力的舞台，进行良好的创新实践训练的平台，为参赛学生提供知识交流和实践探索的宝贵机会。大赛每年举办一次，今年为第三届。首届大赛2018年在厦门举行，共有来自全国71所高校和科研院所的254支研究生队伍，总计1000多名师生报名。第二届大赛于2019年在杭州举行，共有来自94所高校的468支队伍，总计1700多名师生报名参赛。赛事覆盖全国大部分集成电路相关专业研究生培养高校及科研院所，在促进青年创新人才成长、遴选优秀人才等方面发挥了积极作用，受到政府各部门、高等院校、企事业单位和社会媒体等单位的广泛关注和重视。2020年大赛将在中国（上海）自由贸易试验区临港新片区举办，承办方为上海临港经济发展（集团）有限公司。决赛同期还将举办集成电路产业招聘会，以及集成电路产业高峰论坛，邀请来自学界及业界嘉宾分享经验，促进集成电路产学研融合，拓宽参赛学生的视野。二、组织结构指导单位：教育部学位管理与研究生教育司教育部学位与研究生教育发展中心主办单位：中国学位与研究生教育学会中国科协青少年科技中心联合指导单位：中国（上海）自由贸易试验区临港新片区管理委员会支持单位：上海市学位委员会办公室上海市学生事务中心协办单位：中国半导体行业协会全国工程专业学位研究生教育指导委员会中国电子学会示范性微电子学院产学融合发展联盟国家芯火计划上海基地上海交通大学复旦大学上海市电子学会上海市集成电路行业协会清华校友总会半导体行业协会清华海峡研究院临港新片区投资促进服务中心承办单位：上海临港经济发展（集团）有限公司冠名赞助单位：华为技术有限公司秘书处：清华海峡研究院（厦门）执行单位：上海紫荆清大知识产权代理有限公司三、时间及地点报名启动时间：2020年5月22日报名截止时间：2020年9月10日初赛作品提交截止时间：2020年9月13日决赛时间：2020年10月9日—11日决赛地点：上海临港新片区四、参赛办法1.中国大陆、港澳台地区在读研究生（硕士生和博士生，含留学生）和已获得研究生入学资格的大四本科生（需提供学校保研、录取证明）及国外高校在读研究生均可参赛。2.以参赛队为基本报名单位，每个参赛队由两至三名学生组成。每个参赛队可选指导教师一名或两名，设置队长一名。每位指导教师至多指导三个参赛队，每位参赛队员只能加入一个参赛队。3.大赛官网：https://cpipc.acge.org.cn/cw/hp/10参赛队在大赛官网上注册、完善报名信息、组队。参赛队所在研究生培养单位进行资格审核后，参赛队在官网上提交参赛作品。4.在初赛阶段，参赛队可以选择自主命题，也可以选择企业命题。对于选择企业公开命题的参赛队，其作品将由企业进行评审。企业公开命题的要求详见官网。五、赛事相关事宜根据新冠病毒疫情防控情况和教育部有关要求，结合大赛决赛评审的实际需要，部分决赛环节可能改为采用网络方式进行，决赛阶段的具体时间、具体地点待决赛名单公布后另行通知，相关事宜详见大赛官方网站。请各培养单位通过校园网、校园新媒体、研究生院、相关院系、学生管理部门等多渠道发布赛事消息，提前安排竞赛动员部署和参赛队伍选题工作，并关注大赛官网通知。六、联系方式：秘书处联系人：张逸轩联系电话：0592-5776165；17606905288邮件地址：cpicic@163.com单位：清华海峡研究院承办单位联系人：王楚凤联系电话：021-38298099邮件地址：cfwang@shlingang.com单位：上海临港经济发展（集团）有限公司

一、时间及地点报名启动时间：2020年5月22日报名截止时间：2020年7月20日初赛作品提交截止时间：2020年7月22日决赛时间：2020年8月中旬决赛地点：上海临港新片区二、组织机构指导单位：教育部学位与研究生教育发展中心主办单位：中国科协青少年科技中心联合指导单位：中国（上海）自由贸易试验区临港新片区管理委员会协办单位：中国半导体行业协会全国工程专业学位研究生教育指导委员会中国电子学会示范性微电子学院产学融合发展联盟上海市电子学会上海市集成电路行业协会上海交通大学复旦大学清华校友总会半导体行业协会清华海峡研究院承办单位：上海临港经济发展（集团）有限公司冠名赞助单位：华为技术有限公司秘书处：清华海峡研究院执行单位：上海紫荆清大知识产权代理有限公司三、参赛办法1.中国大陆、港澳台地区在读研究生（硕士生和博士生，含留学生）和已获得研究生入学资格的大四本科生（需提供学校保研、录取证明）及国外高校在读研究生均可参赛。2.以参赛队为基本报名单位，每个参赛队由两至三名学生组成。每个参赛队可选指导教师一名或两名，设置队长一名。每位指导教师至多指导三个参赛队，每位参赛队员只能加入一个参赛队。3.大赛官网：https://cpipc.acge.org.cn/cw/hp/10。参赛队在大赛官网上注册、完善报名信息、组队。参赛队所在研究生培养单位进行资格审核后，参赛队在官网上提交参赛作品。4.在初赛阶段，参赛队可以选择自主命题，也可以选择企业命题。对于选择企业公开命题的参赛队，其作品将由企业进行评审。企业公开命题的要求详见官网。5.报名截止日期为7月20日，作品上传截止日期为7月22日。四、作品要求1.参赛作品面向集成电路设计和半导体器件设计等方向。可以结合研究课题，提交相关的创意、创新或创业作品。2.参赛作品为带语音讲解的PPT和附件。附件包括但不限于参赛团队照片、必要的技术文档、样机照片等。创“芯”大赛不要求参赛队伍提交实物。3.PPT是初赛评审的主要依据，包括但不限于应用背景、设计原理、创新创意、功能/性能演示等内容，PPT必须提前录制语音讲解，并可以动画、视频等形式展示，播放时间不超过8分钟。4.参赛团队照片2张，其中全体成员（包括指导教师）合影1张，全体成员在参赛单位标志物前合影1张，单个图片大小不超过2MB。5.将PPT和附件打包在一个文件夹中并压缩，命名为“参赛单位-参赛队-作品名称”并提交至大赛官网。6.鉴于创“芯”大赛作品的特点，需要保密的内容不得在作品设计PPT和附件中体现。7.不限制参赛作品所使用工具的品牌，型号和版本，由参赛队自行选择，所使用软硬件工具的品牌不影响竞赛成绩。五、评审办法1.创“芯”大赛分为两级评审：初赛评审和决赛评审。初赛评审采用网络或会议评审的方式进行。决赛为现场赛，采用答题、答辩及竞演相结合的方式进行。2.初赛评审方式不要求参赛队员到达评审现场，评委通过参赛作品的电子文档进行评审。如有需要，评委可要求参赛队员通过QQ、微信等通讯工具进行视频、语音远程答辩，以求对参赛队和参赛作品充分了解，做出合理的评审决定。3.创“芯”大赛决赛包括三个环节：答题、答辩、竞演。4.答题环节。该环节由基础题及上机设计两部分组成。参赛队的每位成员须独立完成基础题，其平均分作为参赛队的基础题成绩；上机设计题分为集成电路设计类（方向：数字、射频、模拟、混合信号）及半导体器件类（无细分方向），参赛队任选其中一个方向并集体完成。此环节的综合成绩排名前50名的参赛队伍晋级答辩环节，其他参赛队伍不参加答辩环节。5.答辩环节。所有晋级的参赛队参加答辩环节，答辩内容为初赛阶段提交的参赛作品（选择企业命题的队伍也可以采用自主命题作品）的现场演讲，并回答评委的提问。选取前15个队伍参加竞演环节。6.竞演环节：每个参赛队进行路演，并回答评委问题，由评委及现场观众共同打分，得出最终名次。前3名为本届创“芯”之星荣誉的获得者。六、奖项设置和奖励办法1.创“芯”大赛决赛设团队一等奖、二等奖、三等奖，优秀指导教师奖，优秀组织奖等奖项。2.团队一等奖15名，前三名队伍获得“创芯之星”，奖金5万元，获奖证书、奖杯，其余队伍奖金2万元，获奖证书、奖杯；团队二等奖35名，奖金8千元，获奖证书；团队三等奖若干名，获奖证书；优秀指导教师奖若干名，获奖证书；优秀组织奖若干名，获奖证书；企业专项奖若干，具体奖项数量及奖金根据报名情况由组委会确定。3.决赛各个奖项均由组委会统一颁发荣誉证书。七、其他1.决赛期间，参赛队餐费、住宿费由组委会负责，差旅费等其它费用自理。2.不能组队参加本届竞赛的单位可以派员进行观摩，每个单位可派1-2名代表，观摩人员交通费和住宿费用自理，承办单位将提供有关方便。具体观摩方案请关注后续通知。3.进入决赛的参赛队必须自带电脑（及网线转接口）。决赛现场将为每个参赛队伍提供2个标准有线网络接口，可连接至大赛服务器。大赛服务器所需接口软件及服务器内安装的软件列表将于决赛前提供，请关注后续通知。4.根据疫情情况与防控要求，结合大赛决赛评审的实际需要，部分决赛环节可能改为采用网络方式进行，决赛阶段作品答辩的具体时间、具体地点与答辩方式待决赛名单公布后另行通知，相关事宜详见大赛官方网站。5.大赛解释权归大赛组委会。八、大赛组委会联系方式秘书处联系人：张逸轩联系电话：0592-5776165；17606905288邮件地址：cpicic@163.com单位：清华海峡研究院承办单位联系人：王楚凤联系电话：021-38298099；邮件地址：cfwang@shlingang.com单位：上海临港经济发展（集团）有限公司中国研究生创“芯”大赛组委会2020年5月22日

各有关单位：中国研究生创“芯”大赛是“中国研究生创新实践系列大赛”（以下简称系列大赛）主题赛事之一。现征集2020年第三届中国研究生创“芯”大赛承办单位，有关事项说明如下：一、大赛背景为服务国家集成电路产业发展战略，切实提高研究生的创新能力和实践能力，促进集成电路领域优秀人才的培养，由教育部学位与研究生教育发展中心和中国科协青少年科技中心共同发起设立中国研究生创“芯”大赛，作为中国研究生创新实践系列大赛主题赛事之一，为参赛学生提供知识交流和实践探索的宝贵机会。大赛每年举办一届，2020年为第三届。大赛介绍及往届大赛信息详见官方网站：https://cpipc.acge.org.cn/cw/hp/10。二、申办基本条件国内有条件、有能力的各大高校、科研院所、政府部门、企事业单位均可单独或联合向申请承办大赛，优先考虑满足以下条件的申报承办赛事单位：1.申办意愿强烈，有工作人员和志愿者的人力基础；2.满足举办赛事所需的场地、网络等硬件需求；3.申办单位应具备赛事主题相关的学科基础、赛事主题相关领域的产业基础、赛事主题相关领域的生产和应用；4.能够自主面向社会筹集办赛经费；5.取得属地政府支持的单位优先。三、申请办法请拟申办大赛的单位，撰写申报书并加盖单位公章，于10月18日前将纸质版申报书及材料递送大赛秘书处（福建省厦门市湖里区岐山北路516号911室），并将电子版申报书及材料发送至大赛官方邮箱（cpicic@163.com）。申报书内容包括申办单位基本情况、场地设施及人力财力保障情况、各级各类赛事承办经验，申办主题赛事相关领域学科建设情况等。有地方政府支持的，请另附政府公函或证明材料。具体要求及模板详见附件。四、联系方式联系人：涂丛慧联系电话：0592-5776165单位：清华海峡研究院邮件地址：cpicic@163.com通讯地址：福建省厦门市湖里区岐山北路516号911室中国研究生创“芯”大赛组委会秘书处清华海峡研究院（厦门）2019年9月17日附件：关于征集第三届中国研究生创“芯”大赛承办单位的函