直播课程一：SynopsysARC处理器嵌入式编程基础直播时间及报名入口：2019年5月31日下午14:00-15:30https://www.moore8.com/courses/2730课程内容：1)开发板介绍2)软件开发环境搭建3)如何开始你的第一个项目4)注意事项5)现场提问课程资料：embARCOpenSoftwarePlatform说明文档及源代码https://embarc.org/embarc_osp/doc/build/html/index.html#https://github.com/foss-for-synopsys-dwc-arc-processors/embarc_ospARCEM处理器编程实验说明文档及源代码https://embarc.org/arc_labs/doc/build/html/index.htmlhttps://github.com/foss-for-synopsys-dwc-arc-processors/arc_labs工具列表：开发工具：1)GNUToolchainforDesignWareARCProcessors开发环境https://www.synopsys.com/dw/ipdir.php?ds=sw_jtag_gnuhttps://github.com/foss-for-synopsys-dwc-arc-processors/toolchain硬件：1)ARCIoTDevelopmentKit（IoTDK）开发板https://embarc.org/embarc_osp/doc/build/html/board/iotdk.htmlhttps://www.synopsys.com/dw/ipdir.php?ds=arc_em_starter_kit2)ARCEMStarterKit（EMSK）开发板https://embarc.org/embarc_osp/doc/build/html/board/emsk.htmlhttps://www.synopsys.com/dw/ipdir.php?ds=arc_iot_development_kit讲师介绍：曾志威，毕业于武汉大学自动化专业，硕士研究生学历。SynopsysARC处理器软件工程师，embARCOpenSoftwarePlatform核心开发人员，多年嵌入式开发经验。直播课程二：基于SynopsysARC处理器嵌入式人工智能软硬件入门直播时间及报名入口：2019年6月4日下午14:00-15:30https://www.moore8.com/courses/2732课程内容：快速上手基于SynopysARC处理器的嵌入式人工智能应用开发。1.嵌入式人工智能的基本背景2.SynopsysARC处理器面向嵌入式人工智能所具有的硬件特点3.专门的ARC嵌入式人工智能软件库embarcmachinelearninglibrary(embarcmli)4.快速上手embarcmli课时安排：第一节：SynopysARC处理器嵌入式人工智能软硬件介绍第二节：以CIFAR-10为例上手嵌入式人工智能应用开发课程资料：https://github.com/foss-for-synopsys-dwc-arc-processors/embarc_mlihttps://embarc.org/embarc_mlihttps://github.com/foss-for-synopsys-dwc-arc-processors/embarc_osphttps://embarc.org/embarc_osp/doc/build/html/index.html适宜人群：1.具有一定嵌入式系统开发基础2.对SynopsysARC处理器有基本了解3.对嵌入式人工智能感兴趣讲师介绍：任慰，博士，SynopsysARC软件研发经理，具有10年以上嵌入式系统软件开发经验，参与多个大型嵌入式软件开源项目,如RT-Thread,Zephyr等。

各位参赛同学：秘书处温馨提示，请报名成功的参赛队于2019年6月18日24:00完成作品上传，上传作品前请仔细阅读参赛说明。作品须为时长8分钟内，带语音讲解的PPT，如果使用Powerpoint直接录制旁白时底噪过大，可以采用录屏或其他剪辑软件进行制作，格式可为.ppt/.pptx（即直接录制旁白）或mp4（采用其他软件制作）。压缩包的名称需命名为“参赛学校+参赛队伍名称+作品名称”。各位同学完成作品后请及时提交，尽量避免集中于截止时间提交造成网站服务器压力过大，导致作品无法提交而失去参赛机会。作品提交仅有一次机会，望各位同学注意。本届大赛参赛说明：https://cpipc.acge.org.cn//cw/detail/10/2c9088a66a29ca84016a2a9ddede006f

一、大赛海报附件：大赛海报（高清版）二、大赛PPT模板PPT封面模板预览PPT内页模板预览附件一：大赛PPT模板（4:3）附件二：大赛PPT模板（16:9）

日月光为全球半导体制造服务领导公司。身为全球领导厂商，我们不断发展高速、微型化与高效能的芯片，提供半导体产业需求成长。集团也持续发展和提供客户广泛完整的技术及解决方案，包括芯片测试程序开发、前段工程测试、晶圆针测、晶圆凸块、基板设计与制造、晶圆级封装、倒装芯片封装、系统级芯片封装至成品测试之服务以及结合集团中的环旭电子，提供完善的电子制造服务整体解决方案。万物互联·创新未来5G,信息化时代,人工智能兴起,智慧物联应用无处不在,无线及低功耗处理器之SiP系统级封装开发套件(DK)，通过相关传感器（如9轴运动传感器,温湿度传感器,气体传感器等），采用机器学习的算法实现检测、识别透过蓝牙无线互联等应用,抓住万物物联风口,掌握异质集成的发展趋势。赛题如下：赛题1：智能制造,工业物联网：创新有效率和最佳化智慧工厂与大数据管理环境侦测,温/湿度侦测,震动侦测。达成震动分析,降噪、自动控制、节能、环境安全、预防保养的功能。赛题2.智慧城市/智能家居/小区/校园：创造安全,健康生活,智能社会,智慧城市环境运动检测、情境识别、健康监测,环保、节能监测,安全监控。家居环境监测,智慧建筑控制,监控水灾、土石流、停车与能源控制,空气品质,低碳环境等。赛题3.智能汽车：实现智慧出行情境环境监测、行为预测、辅助控制,预防保养等。有效率停车,智慧安全行驶。建议使用软硬件平台：IoTSiPDK硬件开发板(日月光提供-提交项目计划书至日月光)。或跳接其他传感器开发套件(ex.Arduino,Nucleo等)。开发软件(SDK)forGCC/KeilIDE开发平台,蓝牙(BLE)软件库forMESH网络互联。日月光SiP创新奖奖项设置：一等奖(1队):人民币一万元二等奖(3队):人民币五千元参赛要求:参赛队应提交项目计划书至日月光（Peign_lin@aseglobal.com），企业评选后择优发放开发板。项目计划书需包含：项目难点与创新、方案概述、可行性分析、人员组成与分工、开发计划等。计划书通过后，参赛队将基于开发板或自有传感器完成的作品提交至大赛官网（https://cpipc.acge.org.cn/cw/hp/10）。作品形式为视频或带语音讲解的PPT及必要的技术文档，大小限制在120M以内。答疑邮箱：Peign_lin@aseglobal.com，日月光微信公众号：ASE_GROUP。

“华为杯”第二届中国研究生创“芯”大赛入校宣讲日程地区学校名称时间武汉华中科技大学4月28日重庆重庆大学5月6日重庆重庆邮电大学5月6日成都电子科技大学5月8日西安西安电子科技大学5月10日哈尔滨哈尔滨工业大学5月13日北京中国科学院大学（拟）5月15日上海上海交通大学5月17日深圳深圳大学5月21日广州华南理工大学5月23日

一、报名流程总览二、账号分类1.组委会账号：进行二级审核。2.参赛单位管理员账号：审核本单位报名信息。3.队长账号：申报资料的主账户，可修改队伍信息，提交作品。4.老师及队员账号：同意邀请后只能修改个人资料。三、报名页面指南参赛学生及指导老师在报名前需先注册相应帐号，队长及队员。由队长发起组队，选择赛题，并邀请队员及指导老师，队员及指导老师将收到短信通知，并至报名系统接受邀请，全队在报名系统中接受邀请后，队长可提交报名。参赛单位管理员将审核报名信息，审核通过后方可提交初赛作品。1.账户注册教师账户注册：队长及队员账户注册：2.队长组队并提交作品注意：发起组队需由队长完成，队员及指导老师只需通过组队邀请，请勿发起组队，否则将导致系统混乱。建议使用Chrome浏览器、360浏览器或IE浏览器。队长登录系统并选择相应赛事（创“芯”大赛），点击命题后可看到具体赛题要求，赛题选定后不可修改：确认队长个人信息：填写队伍信息：邀请团队成员：队员及指导老师界面可选择接受邀请：队员及老师接受邀请后，队长登录系统并提交报名：待资格审核通过后，队长可提交初赛作品：至此，报名及初赛作品提交流程结束。

Synopsys/新思科技|Website:www.synopsys.com新思科技(Synopsys,Inc.)致力于创新改变世界，在芯片到软件的众多领域，新思科技始终引领技术趋势，与全球科技公司紧密合作，共同开发人们所依赖的电子产品和软件应用。新思科技是全球排名第一的芯片自动化设计解决方案提供商，全球排名第一的芯片接口IP供应商，同时也是信息安全和软件质量的全球领导者。作为半导体、人工智能、汽车电子及软件安全等产业的核心技术驱动者，新思科技的技术一直深刻影响着当前全球五大新兴科技创新应用：智能汽车、物联网、人工智能、云计算和信息安全。新思科技成立于1986年，总部位于美国硅谷，目前拥有13200多名员工，分布在全球120多个分支机构。2018财年营业额逾31亿美元，拥有3100多项已批准专利。自1995年在中国成立新思科技以来，新思科技已在北京、上海、深圳、厦门、武汉、西安、南京、香港、澳门九大城市设立机构，员工人数超过1200人，建立了完善的技术研发和支持服务体系，秉持“加速创新、推动产业、成就客户”的理念，与产业共同发展，成为中国半导体产业快速发展的优秀伙伴和坚实支撑。新思科技携手合作伙伴共创未来，让明天更有新思！赛题一：EmbeddedAI/嵌入式人工智能背景：随着电子设备运算能力的提升，以及数据的大量积累，AI的实际应用得到了一定程度的发展，也有效的解决了很多复杂问题。实际生活中，很多应用场景需要较高的实时性，因此将AI技术与嵌入式端设备相结合是当前的一个发展趋势。描述及要求：基于SynopsysARCEM低功耗处理器，通过相关传感器（如麦克风、摄像头、9轴运动传感器等），并采用机器学习的算法实现检测、识别等应用。例如：1.人机交互：降噪、语音识别、声乐识别等。2.个人健康与医疗保健：运动检测、情境识别、早期疾病预测、健康监测等。3.工业物联网：多感官数据融合、行为预测、声学故障检测等。建议使用软硬件平台：1.ARCIoTDK硬件开发板。2.embARCOSP或Zephyr软件平台，ARCMachineLearningInference（MLI）软件库。赛题二：SmartEverything/万物互联背景：随着电子技术的不断发展，出现了各种各样的智能设备，人们生活得到了极大的便利，其中嵌入式设备以其功耗低、体积小等优点得到了广泛的应用。描述及要求：基于SynopsysARCEM低功耗处理器，以SmartEverything为主题，针对智能家居、智慧城市、可穿戴设备、智能驾驶、智能控制等一些热门应用的相关课题进行创新性产品、服务和技术的研究与应用。例如：1.外扩电机驱动电路，使用ARCDSP/XYMemory实现永磁同步电机/无刷直流电机的闭环控制（转速/位置）。2.外接蓝牙收发设备，要求在ARCEM处理器中实现部分蓝牙协议，通过蓝牙组网，实现多个节点间的通信。建议使用软硬件平台：1.ARCEMSK/IoTDK硬件开发板。2.embARCOSP或Zephyr软件平台。奖项设置：一等奖（两名）：8000元二等奖（五名）：5000元1.择优给予获奖者实习生岗位机会；2.可推荐优秀的参赛选手及作品参加国内其他赛事，并给予技术指导；3.拟邀请优秀获奖者赴美参加2019SynopsysARC处理器峰会，最终方案以新思科技官宣为准。软硬件平台：1.ARCEMStartKit开发板（ARCEMSK）2.ARCIoTDevelopmentKit开发板（ARCIoTDK）3.embARC开源软件平台（https://embarc.org/iot.html）4.ARCMachineLeaningInference（MLI）软件库相关链接：https://github.com/foss-for-synopsys-dwc-arc-processors/ARC-Development-Systems-Forum/wiki/ARC-Development-Systems-Forum-Wiki-Homehttps://github.com/foss-for-synopsys-dwc-arc-processors/embarc_osp/releaseshttps://github.com/foss-for-synopsys-dwc-arc-processors/embarc_mli开发板发放要求：参赛队应提交项目计划书至songbo.cheng@synopsys.com，企业评选后择优发放开发板。项目计划书需包含：项目难点与创新、方案概述、可行性分析、人员组成与分工、开发计划等。作品提交要求：各参赛队基于开发板完成作品后，至大赛官网（https://cpipc.acge.org.cn/cw/hp/10）报名并上传作品，除按竞赛组委会要求提交PPT外，还需提供：1.详细设计文档和软硬件代码。2.作品展示视频。视频时长不超过8分钟，文件大小100MB以内。3.所有获奖作品需要上传至embARC开源软件平台应用板块。https://github.com/foss-for-synopsys-dwc-arc-processors/embarc_applications评审点：指标评审标准创意与创新作品创意、构想、角度是否新颖巧妙，设计思路是否有突破性和创新性。先进性与复杂度作品设计是否采用了热门的前沿技术，是否具有一定复杂度，功能是否实现完整等。高效性作品是否对使用的算法进行了性能的分析与优化。展示效果作品功能演示是否成功及完整。推广性作品是否充分使用ARCEM处理器及特性完成关键功能的实现和性能的提升，是否对ARC开源软件平台embARC产生一定的贡献。Synopsys答疑邮箱：songbo.cheng@synopsys.com，yyan@synopsys.com创“芯”大赛Synopsys交流群：1016687891

【重要通知】“华为杯”第二届中国研究生创“芯”大赛参赛说明调整为鼓励更多优秀团队报名参加本届大赛，大赛专委会经慎重研究决定，将本届参赛办法进行部分调整：将“……，每位指导教师至多指导两个参赛队，每位参赛队员只能加入一个参赛队”调整为“……，每位指导教师至多指导三个参赛队，每位参赛队员只能加入一个参赛队”。请各位老师积极组织学生参赛！详细调整后内容见：https://cpipc.acge.org.cn//cw/detail/10/2c9088a66a29ca84016a2a9ddede006f中国研究生创芯大赛组委会2019年4月24日

各研究生培养单位：为进一步落实教育部学位与研究生教育发展中心和中国科协青少年科技中心发布的《关于举办2019年“中国研究生创新实践系列大赛”的通知》（学位中心〔2019〕15号），推动集成电路领域优秀人才培养，现将第二届中国研究生创“芯”大赛有关情况通知如下：一、大赛背景中国研究生创“芯”大赛（简称“大赛”）是面向全国高等院校及科研院所在读研究生的一项团体性集成电路设计创意实践活动。大赛旨在成为研究生展示集成电路设计能力的舞台，进行良好的创新实践训练的平台，为参赛学生提供知识交流和实践探索的宝贵机会。大赛每年举办一届，今年为第二届。2018年大赛初赛阶段共有来自全国71所高校和科研院所的254支研究生队伍，总计1000多名师生报名。经初赛专家评审选拔后，共有来自全国47所高校和科研院所的148支队伍进入决赛。该赛事覆盖了全国大部分集成电路相关专业研究生培养高校及科研院所，并吸引了港澳台等地区的代表队参赛，在促进青年创新人才成长、遴选优秀人才等方面发挥了积极作用，赛事受到政府各部门、高等院校、企事业单位和社会媒体等单位的广泛关注和重视。2019年大赛承办方为杭州国家集成电路设计产业化基地有限公司（以下简称“基地”），基地也是杭州国家“芯火”双创基地的依托单位。二、组织机构主办单位：教育部学位与研究生教育发展中心中国科协青少年科技中心协办单位：中国半导体行业协会全国工程专业学位研究生教育指导委员会中国电子学会示范性微电子学院产学融合发展联盟浙江大学杭州电子科技大学清华校友总会半导体行业协会清华海峡研究院承办单位：杭州国家集成电路设计产业化基地有限公司秘书处：清华海峡研究院支持单位：华为技术有限公司三、时间及地点报名启动时间：2019年4月20日报名截止时间：2019年6月15日初赛作品提交截止时间：2019年6月18日决赛时间：2019年8月2日-5日决赛地点：杭州白马湖建国饭店（杭州市滨江区长江南路336号）四、参赛对象中国大陆、港澳台地区在读研究生（硕士生和博士生，含留学生）和已获得研究生入学资格的大四本科生（需提供学校保研、录取证明）及国外高校在读研究生均可参赛。五、其他事宜大赛分为初赛和决赛两个阶段，初赛阶段采用自主命题和企业命题相结合的方式进行，决赛阶段采用答题，答辩，项目路演相结合的方式进行。赛事相关事宜详见大赛官网。请各单位通过校园网、校园新媒体、研究生院、相关院系、学生管理部门等多渠道发布赛事消息，广泛动员研究生参赛，并通知相关人员进行大赛报名管理及审核。六、联系方式：秘书处联系人：何易张倩影联系电话：0592-5776165单位：清华海峡研究院邮件地址：cpicic@163.com承办单位联系人：陈丽霞胡颖蔚联系电话：0571-86726360单位：杭州国家集成电路设计产业化基地有限公司邮件地址：incub@hicc.org.cn中国研究生创“芯”大赛组委会2019年4月19日附件：“华为杯”第二届中国研究生创“芯”大赛邀请函

赛题一：具有动态补偿及快速响应的片上LDO设计描述及要求：1.完成一个典型模块的物理设计（载体不限，如CPU,GPU，编解码器等），并给出PPA报告2.完成该模块的PI分析，并分析产生电压跌落的原因3.针对该模块的PI问题，设计一个片上LDO4.给出LDO对该模块PI问题的动态补偿效果及响应曲线评审得分点:1.关键性能指标PPA，相同面积下频率越高，功耗越小越好；相同频率下，功耗越低，面积越小越好；2.LDO具有动态响应及快速相应特性3.LDO的补偿效果越大越好。输出要求：1.GDS，SDC，物理设计报告2.LDO电路设计文档和电路设计文件3.PI分析报告及LDO补偿效果分析报告赛题二：四路并行LTE基4turbo交织器设计描述及要求：1.基于3GPP36.212协议的turbo交织地址计算公式：PI(i)=（f1*i+f2*i^2）modK；其中i=0,1,2…K-1；f1,f2可参考3GPP36.212协议表5.1.3-3，其中f1为奇数，f2为偶数；K为turbo码块长度，Kmod32=0且1024<=K<=6144；2.设计逻辑电路，并行输出PI(2n)，PI(2n+1)，PI(2n+K/4)，PI(2n+K/4+1)，PI(2n+K/2)，PI(2n+K/2+1)，PI(2n+3K/4)/，PI(2n+3K/4+1)等8组序列；其中n=0,1,2…(K/8-1)；3.8组序列并行输出，每组序列每个时钟周期输出一个交织地址，即每个时钟周期输出8个交织地址；4.工作时钟频率可达到500MHz；评审得分点：1.复杂度最低，加减法即可实现，避免出现乘法或除法；2.时钟收敛频率越高，逻辑面积越小，得分越高；3.设计中能体现低功耗设计思想，则将作为加分项；输出：1.详细设计文档及RTL编码；2.搭建testbench，仿真通过并输出仿真报告；3.输出综合面积及timing报告；赛题三：基于AMBA总线的CRC运算核IP设计描述及要求：1.IP配置接口为AHB3.0协议的32位ahb_slv接口。外部可通过此接口访问内部配置／状态寄存器。需要支持single，incr1/4/8/16等burst类型。IP数据接口为AHB3.0协议的32位ahb_mst接口。运算核可通过此接口与外部memory进行数据读写交互。需要支持single，incr1/4/8/16等burst类型。(若可实现AXI3.0接口则更佳)２.对数据进行CRC运算，输出原始数据和CRC码。对数据及CRC码进行数据完整性校验，输出校验结果。需要支持CRC-8，CRC-12，CRC16，CRC-CCITT。需要支持通过配置内部寄存器实现IP软复位。3.基本流程：软件将待运算/校验的数据填入外部指定地址(源端地址)，然后将源端地址，数据长度，crc模式和工作模式(运算/校验)配置至IP内部相关寄存器。同时，将目的端的地址配置至IP内部相关寄存器。运算核通过mst总线接口，从源端地址中读回数据，进行CRC运算/校验4.CRC运算模式：将CRC运算结果附到原始数据末尾，输出至目的端。CRC校验模式：将CRC校验结果输出到状态寄存器，同时上报供软件查询结果的中断。5.总线时钟频率为200MHz。CRC工作时钟频率为500MHz。内部异步处理方案自行设计。原始数据长度范围为1~65535byte.如设计成数据流的处理形式，则需要考虑反压场景。需考虑内部自动关闭时钟门控等低功耗设计。6.除4中提到的中断外，其余中断自行设计。以实现场景完备且无冗余为原则。所有中断需支持中断状态查询，支持mask并支持写清。所有中断共用1bit输出接口。评审得分点：1.所有功能正确实现。2.代码简洁，逻辑清晰，可维护行好。3.逻辑开销越小且IP性能越高得分越高。4.低功耗设计越优得分越高。输出要求：1.IP设计方案文档2.RTL代码(verilog)3.testbench激励及验证环境代码4.验证报告。附录：IP接口赛题四：采用软硬件结合的方式实现paring算法(要求防DFA\SPA\DPA)。描述及要求：1.基于BN256\BN254曲线。曲线参数不限。2.paring需要的模乘、模加等底层基本运算使用硬件实现。其他高层算法可采用软件实现，实现方式不做要求。具备防护DFA\SPA\DPA\（二阶）攻击的能力。3.paring性能至少可以达到100次/S（对应时钟频率为300MHz，其他时钟频率其它密钥位宽可等比例折算）。评审得分点:1.防攻击能力越强越全面，没有任何防护漏洞。得分越高。2.性能越高，得分越高。3.面积和功耗合理。输出要求：1.算法模型文档和算法模型代码（C\matlab等不限）。2.详细设计文档和逻辑代码、软件代码。赛题五：逻辑实现SHA-3、KASUMI等算法描述及要求：1.逻辑实现SHA-3、KASUMI、SNOW3G、SM1，RIPEMD，MULTI2、CSA2、CSA3、PUF中的任意一种。2.逻辑实现高性能SHA256\SM3（任选一种,运算时间小于64CLK）。3.逻辑实现带防攻击的SHA256\SHA512\SM3。（任选一种，可以防护SPA\一阶DPA）4.满足以上1,2,3点的任意一个即可。5.工作时钟频率100MHZ以上。采用VHDL\VERILOG实现。6.对于HASH外的分组密码需要支持ECB,CBC。评审得分点:1.功能正确实现。2.满足题目要求，方案清晰，模块划分合理。3.代码简洁，逻辑清晰，可维护性好。4.面积合理，有对资源、吞吐率、功耗的分析。5.有对功能验证的完备性分析。输出要求：1.算法模型代码及文档。（C\matlab等不限）。2.详细设计文档和逻辑代码。3.有验证的数据和波形截图。赛题六：逻辑实现256bit大位宽算术乘法器描述及要求：1.底层乘法器使用64*64\32*32\32*128\32*64乘法器中的一种或两种，底层乘法器最多只能使用两个。底层乘法器实现不做要求，可直接调用designware。2.256bit乘法器输入到输出之间时间间隔为4-5个cycles；3.综合频率能够达到150MHz；评审得分点:1.方案清晰。2.代码质量高。3.资源和性能的平衡比较合理。输出要求：1.详细设计文档和逻辑代码。2.资源和性能的分析评估结果。赛题七：软硬件结合或者全硬实现ECCcurve25519/curve448描述及要求：1.可只实现点乘运算，其它高层算法不要求。2.模乘、模加等基本运算使用硬件实现。其他高层算法可采用软件实现，不强制要求。3.曲线参数和输入值可配；4.综合频率能够达到150MHz；5.curve25519点乘性能在300MHz频率下，性能平均能够达到1000次每秒（其它时钟频率可换算到300MHZ）；6.curve448点乘性能在300MHz频率下，性能平均能够达到300次每秒；（其它时钟频率可换算到300MHZ）；评审得分点:1.资源、功耗合理。2.性能越高，得分越高。3.有资源、功耗评估结果。输出要求：1.算法模型设计文档和算法模型代码（C\matlab等不限）。2.详细设计文档和逻辑代码、软件代码。赛题八:真随机数发生器实现描述及要求：1.熵源类型不限，熵值满足0.997要求；2.后处理算法随机性能好，能够满足SP800-22测试要求，其中SP800-22测试数据量要求：单组10^6*1073bit随机数，测试组数不低于30组；3.后处理算法对输入/输出数据压缩率为1；评审得分点:1.熵源熵值高，满足0.997的要求；2.后处理的随机性能高，30组数据的SP800-22测试率通过高；输出要求：1.算法设计文档，算法代码以及SP800-22测试数据文档；2.详细设计文档和逻辑代码，或软件代码。赛题九:软件实现真随机数AIS31测试描述及要求：1.针对AIS31T0-T8测试项，开发一套开源的测试项软件代码（C语言等），测试项的参数可配置；2.软件运行速度快；评审得分点:1、测试项代码与AIS31测试项结果一致，而且参数可配置；2、软件效率较高，运行速度快；输出要求：1.AIS31测试项分析文档；2.测试项软件代码以及对应说明文档；赛题十：建立IR-DROP评估流程描述及要求：1.深入分析深亚微米芯片中GPU\CPU\编解码器等任一一种高频率、高密度运算模块产生IR-DROP过高的原因，分别从RTL代码级、前端设计以及物理实现等阶段进行分析（特别是在RLT代码阶段）。2.建立深亚微米SOC电路的静态与动态IR-DROP评估流程。3.详细分析IR-DROP评估流程中的每个输入参数对评估结果的影响，IR-DROP评估结果应与实测接近。4.提出降低IR-DROP的优化方法。评审得分点:1.能够深入分析IR-DROP评估结果，从RTL代码、前端、后端物理实现等各个方面提出降低芯片IR-DROP的有效措施，特别是在RTL阶段提出有效降低措施或建议；2.能够建立完整的芯片IR-DROP评估流程；3.能够详细分析评估流程中每个输入参数对IR-DROP评估的影响，选择合适的参数，评估结果与实测一致；输出要求：1.IR-DROP的分析、评估流程文档以及脚本等文件；2.降低IR-DROP的有效措施；赛题十一：逻辑实现AES\DES\SM4\SM1加解密算法的SPA和DPA防攻击设计描述及要求：1.逻辑实现一个安全参数可配的AES\DES\SM4\SM1加解密算法设计（选择任意一个即可）。具备防止各种已知SPA\DPA\DFA（二阶或者高阶）攻击的能力。支持ECB\CBC\CTR模式。2.理论分析SPA\DPA（二阶或者高阶）攻击对AES\DES\SM4\SM1（加入防攻击功能）的理论破解时间。3.时钟频率不限，资源和功耗不能过大。可采用全硬件实现，也可采用软硬件结合。评审得分点:1.AES\DES\SM4\SM1具备防止各种已知SPA\DPA（一阶和二阶）攻击的能力，没有任何防护漏洞。2.SPA\DPA防攻击理论清晰，理论破解时间越长得分越高，或者有实际的FPGA测试分析数据。3.安全性参数可配置，通过参数配置可以切换到无防护、具备一阶防护能力或者二阶防护能力。参数配置约简洁越好。输出要求：1.算法模型的设计文档和代码（C\matlab等不限）。2.详细设计文档和逻辑代码，或软件代码。赛题十二：全双工PHY设计描述及要求：一个信道仅含一对双绞线，双绞线为差分输入/输出的传输线，可视为一个差分二端口网络，或单端的四端口网络。TwistedPair_line.s4p是针对这个信道的四端口S参数文件（1,3口为一对差分信号；2,4口为另一对），内含详细的Insertionloss/Returnloss信息，可用来仿真。其Insertionloss/Returnloss图像如下，现在要求设计一个双向收发机系统芯片，在这个双绞线信道上完成全双工的通信（即收发在时间维度上可以同时进行），且可同时达到双向10Gbps的速率要求，要求接收侧误码率BER<10-15。除了上述信道特征外，整体电气环境的噪底为-130dBm/Hz。该芯片是一个数模混合芯片（例如，一个全双工的PAM4编码传输系统），请根据系统要求规划该芯片的数字-模拟结构，并设计模拟部分方案，要求，按上述系统要求和约束定义模拟部分的指标，输出模拟部分的方案（要求给出详细框图，各子模块的指标，子模块间的连接关系；以及整体模拟部分和子模块的工作原理描述），并能证明该方案的有效性（例如用系统仿真的方法等）。选择模拟部分中至少一个关键子模块，进行电路实现，建议按下述列表选择子模块接收部分的ADC模块（如果方案中使用）接收部分的整个模拟通道（如果方案中使用ADC，即为除ADC外的RXAnalogFrontEnd部分；如果不使用ADC，则为完整的RXAFE。不必包含时钟环路部分）Transmitter模块，要求差分输出1Vp-p，有效频段上的SFDR>43dB，输出PSD在5G以内频段符合如下模板定义的上下界要求。TwistedPair_line.s4p文件内容链接:https://pan.baidu.com/s/1an-tSVjJQZV3fnuZf6VyOw提取码:5ip4评审得分点:1.所采用的系统方案，要求能根据题目要求的信道特征、噪声约束，达到所需要的全双工速率要求和BER要求，要能够明确证明。2.模拟部分的指标定义和模块划分，能够根据系统指标、系统中数字部分的要求合理进行。3.模拟各子模块的工作原理，指标定义，需要有明确的描述和分解。4.电路和仿真数据库完整；仿真结果分析清晰。5.模拟方案部分的评分，以系统指标达成度、整体方案成本为关键因素；系统指标达成冗余度高、整体设计成本低为优。6.电路实现部分，可以按FOM值进行评选（性能/功耗/成本），FOM值大者为优。输出要求：1.模拟部分的设计文档，以及所选择的具体模拟子模块电路设计实现文档。2.该方案在系统级有效性的论证文档或有效性验证代码。3.所选子模块电路的schematics数据库，以及testbench/testcase数据库；前仿真结果报告，要求列出caselist，以及针对仿真结果的分析。作品提交要求：由于华为赛题的专项奖是线下评审，没有答辩环节，除按竞赛组委会要求提交PPT外，还需按华为赛题要求提供文档和代码。如果是硬件作品，需提供照片或视频，含竞赛组成员合影。华为专项奖设置：华为公司为选作华为赛题的前15名赛队设立华为专项奖，获奖赛队可同时参评竞赛组委会设立的其它竞赛奖。华为专项奖一等奖5队，每队奖金1万元，华为专项奖二等奖10队，每队奖金0.5万元。华为命题专家咨询邮箱：wangbo24@hisilicon.com