泰瑞达企业命题专项奖设置:泰瑞达企业命题专项奖专门用于奖励选择泰瑞达企业命题的赛队，泰瑞达企业命题专项奖是初赛奖，由企业专家评出。入围决赛的参赛队伍继续参加大赛决赛奖项评比，与初赛奖项互不冲突。泰瑞达企业命题专项奖设：一等奖1队，每队奖金1万元二等奖3队，每队奖金0.5万元赛题文档下载链接https://cpipc.acge.org.cn/sysFile/downFile.do?fileId=3c5cf8b2e63d46d3827ee0d05c22a9da赛题一：利用AI技术优化模拟信号源芯片自动化测试设备（ATE）是半导体高端设备中的一类，其技术进步本身基于芯片设计与制造技术的进步，同时又存在如何使用已有芯片（有限性能）测试未来芯片（更高性能）的挑战。越发复杂的测试需求对测试设备和系统搭建提出了更高的挑战，提供超过高性能被测对象（DUT）更高性能的信号源是挑战之一。在固有物理性能极限限制下，新兴的的AI技术为我们提高信号源信号质量打开了全新的思路。我们在探索将现有硬件系统搭配AI技术得以实现性能突破的可能。要求：设计（或使用）常规正弦模拟信号源（作为待优化基础系统）建立理论解释系统工作原理（不限方式），提取系统质量关键指标（不限种类，精度，可靠性，稳定性等）使用AI算法（不限算法种类）针对系统一项（必要项）或多项（加分项）关键指标进行优化，提供：理论验证，请说明原理或公式推导优化算法源码或伪码实际系统优化先后关键指标对比标注:1.报名参赛的前三十只队伍凭预研方案（PPT），将获得泰瑞达提供的一套参考信号发生与采集硬件电路。预研方案中包括但不限于：描述信号源电路的设计目标；参考文献检索；描述设计思路；该硬件电路仅作为参考，参赛队伍可以自行搭建或利用已有硬件电路实现功能。2.参赛者可自由选择在仿真环境中完成优化设计或利用实际系统硬件平台完成优化设计，可自由选择采用MCU/ARM/DSP/FPGA/PC等任何系统实现。例如：利用提供的参考硬件电路中的D/A生成正弦信号，并利用A/D测量生成信号的主要指标（SNR，THD）。评分标准：基本信号系统描述的科学性和准确性（是否有足够理论支撑，是否考虑现实环境的影响因素）优化方案的创新性方案的最终优化效果（AI模型的性能指标，优化后信号源的指标等）预研方案，优化报告的质量；源代码或伪代码质量；提供硬件实测原始数据加分；如果参赛队伍为非首次参赛，请提供与以往方案相比的创新点与优化效果；附录：参考硬件电路https://www.waveshare.net/shop/High-Precision-AD-DA-Board.htmAD:ADS1256,24-bit8Channel,datarateupto30ksps(TeradyneADCteamdevelopedthetestsolutionforthisdeviceonFLEXplatform:>)DA:DAC8552,16-bit2Channel,settlingtime10us赛题二：程序语言-UML时序智能生成器在集成电路行业，随着芯片设计和制造技术的进步，程序规模日益增大，越来越多的项目采用高速迭代的敏捷开发模式，由此为开发及测试人员带来项目周期短，复杂度高的挑战。如果设计一个智能分析器，以自动化分析程序的逻辑及执行流程，并生成UML的时序图，以图形的方式直观表现出程序架构，就可以有效地提高代码分析的效率，缩短项目迭代周期。要求：参赛者可自行决定要使用的开发语言；参赛者可建议列表中选择一种程序语言作为分析对象：建议C++,C#,Java,Python,Javascript,VB）；完成分析对象语言的词法语法分析，并最终生成UML时序图；可使用开源的第三方库，但更鼓励参赛者自行完成词法语法分析器以及时序图生成器，评分标准1.根据分析工具支持的程序复杂度:一份文件，程序中只有函数，表达式，没有流程控制语句和全局对象的定义。一份文件，程序中有ifelse和loop等流程控制语句，并且有嵌套调用。多份文件，并在2的基础上增加全局变量类定义和不同文件间的类定义调用（可约束文件名和类名需一致，一个文件中只许写一个类）。协同输出的成果物质量；2.设计文档的完整性及可读性；3.源代码的可读性；4.使用自主研发的语法分析器加分5.使用自主研发时序图生成器加分6.可支持多语言环境加分；7.如果参赛队伍为非首次参赛，请提供与以往方案相比的创新点与优化效果；输出要求：设计文档（设计文档中标明所选难度）；源代码；测试报告；工具要分析的原始代码（输入件）；UML时序图；第六届中国研究生创芯大赛承办单位介绍第六届中国研究生创“芯”大赛承办单位华中科技大学坐落于湖北省武汉市，是国家教育部直属重点综合性大学、国家“211工程”重点建设和“985工程”建设高校之一，也是首批“双一流”建设高校。学校校园占地7000余亩，园内树木葱茏，碧草如茵，绿化覆盖率72%，被誉为“森林式大学”。学校师资力量雄厚，并遵循“应用领先、基础突破、协调发展”的科技发展方略，构建起了覆盖基础研究层、高新技术研究层、技术开发层三个层次的科技创新体系。华中科技大学集成电路学院以服务国家重大战略和区域经济发展为目标，承建集成电路科学与工程和电子科学与技术两个一级学科，电子科学与技术、集成电路设计与集成系统、微电子科学与工程三个国家一流本科专业，先后获批国家集成电路人才培养基地、国家示范性微电子学院、国家集成电路产教融合创新平台。学院按照“国际视野、拔尖示范、协同育人、自主创芯、服务地方"的思路，通过人才培养、科学研究、学科建设“三位一体”，充分发挥产教融合优势，支撑和引领华中地区集成电路产业高速发展。武汉东湖新技术开发区简称东湖高新区，又称中国光谷、简称光谷，于1988年创建成立，是中国首批国家级高新区、第二个国家自主创新示范区、中国（湖北）自由贸易试验区武汉片区，并获批国家光电子信息产业基地、国家生物产业基地、央企集中建设人才基地、国家首批双创示范基地等。经过30多年的发展，东湖高新区综合实力和品牌影响力大幅提升，知识创造和技术创新能力提升至全国169个国家级高新区第一，成为全国10家重点建设的“世界一流高科技园区”之一。

“华为杯”第五届中国研究生创“芯”大赛由教育部学位管理与研究生教育司指导，中国学位与研究生教育学会、中国科协青少年科技中心主办，清华海峡研究院作为秘书处，浙江大学杭州国际科创中心和浙江大学微纳电子学院共同承办。第五届大赛以“智汇青春，有梦当燃”为主题，2022年4月启动报名，2022年7月进行初赛评审工作，2022年8月举办决赛。本届大赛共有来自全国96所高校的503支队伍报名参赛，参赛学生1469人，指导教师638人，再创历史新高。经笔试、机考、答辩以及现场路演环节选拔，评出团队一等奖15名（前3名为创“芯”之星）、团队二等奖36名、团队三等奖103名、优秀组织奖20名、优秀指导教师奖20名。大赛举办期间，还同步举行了校企合作对接会、微纳学术节、人才集市、企业参观等活动，积极助力集成电路产教融合和高端人才引育工作。2022年8月2日上午，“华为杯”第五届中国研究生创“芯”大赛在浙江大学杭州科创中心拉开决赛帷幕，来自全国48所高校的154支队伍经过层层选拔，从503支队伍中脱颖而出，最终入围决赛。教育部学位管理与研究生教育司二级巡视员唐继卫，杭州市委组织部副部长、市委人才办常务副主任陈键，萧山区委副书记、区长姜永柱，浙江大学副校长周天华，中国工程院院士、浙江大学微纳电子学院院长吴汉明，国家示范性微电子学院建设专家组组长、浙江大学微纳电子学院名誉院长严晓浪，中国研究生创“芯”大赛执行主任委员、清华大学教授王志华，浙江省教育厅高教处处长吕华，华为技术有限公司杭州研究所副所长褚艳旭等上台启动大赛决赛；杭州市经信局副局长杨柳春，萧山经开区党工委委员、管委会副主任朱国军，中国学位与研究生教育学会副秘书长赵瑜，中国研究生创“芯”大赛、中国研究生电子设计竞赛发起人周祖成教授和大赛组委会、专委会、执委会领导，以及各高校专家学者、企业代表、参赛师生等参加开幕式。中国工程院院士、大赛组委会名誉主任委员倪光南以线上方式致辞。开幕式启动仪式唐继卫对大赛的顺利举办表示祝贺，他指出中国研究生创新实践系列大赛以竞赛激励的方式营造研究生创新实践氛围，激发了研究生创新实践精神，提高了研究生创新实践能力。中国研究生创“芯”大赛作为系列赛事之一，在培育高端“芯”人才等方面发挥了重要作用，企业赛道设置、行业专家评审、校企合作对接、天使投资引入等更是成为促进产教融合协同育人的有益尝试。他希望同学们能够担当起时代赋予的历史使命，为国家集成电路实现自主可控做出贡献，同时期待社会各界关注研究生教育发展，共同为新时代人才强国战略贡献力量。倪光南院士表示，芯片是信息技术的核心基础。当前，时代之变和世纪疫情相互叠加，世界进入新的动荡变革期，科技创新成为国际战略博弈的主战场，以自主创新、自主可控的路径来实现芯片产业发展显得尤为重要。他希望政府机构、科研单位、企业精诚合作，发挥在各自领域的优势，合力推进芯片行业在自主创新的道路上迈出更加坚实的脚步。同时希望同学们始终胸怀“国之大者”，拥抱开源RISC-V、追求创新卓越、敢于担当奉献、乐于挥洒青春，在赛场上全力拼搏、勇往直前，取得好成绩、得到新收获。姜永柱表示，创“芯”大赛决赛落地科创中心，既是对科创中心推进集成电路产业技术创新、组织产业共性关键技术攻关、促进产学研用深度融合、培养集成电路产业人才的殷切期盼，也是萧山进一步优化集成电路产业生态、加快产业发展的难得契机。他期待，通过本次大赛的举办挖掘和培养一批集成电路行业的后备人才，培育和孵化一批集成电路中小企业，帮助更多优质项目和优秀团队落地发展。他强调，萧山将一如既往地全力支持科创中心发展，一如既往地为各方英才提供更加开放、包容、多样的创新创业环境和更加便捷、高效、细致的服务保障，让企业和人才能够安心、放心、舒心地在萧山开展新事业、开启新征程。周天华表示，浙江大学作为一所综合型、研究型、创新型大学，一直高度重视集成电路学科发展布局，在科创中心搬迁建设微纳电子学院，坚持“产教融合、科教协同、开放办学”的原则，积极开展“集成电路科学与工程”一级学科建设，重点推进浙江省集成电路创新平台建设，为浙江、长三角乃至中国的芯片产业技术发展提供有效的技术支撑和人才保障。他希望通过本次大赛，选拔出一批致力于服务国家集成电路产业发展战略的优秀科研人才。同时期待科创中心通过大赛，在探索“新工科2.0”建设道路上锐意进取，在攻克关键核心技术上久久为功，在科技创新和产业创新双向联动上持续发力，推动区域产业集聚和转型升级。开幕式上，陈键详细介绍了杭州市创新人才支持政策，吴汉明院士以及华为技术专家李艳华进行了主题报告，各高校选手代表宣读了参赛誓词。杭州市委组织部副部长、市委人才办常务副主任陈键讲解杭州市人才政策中国工程院院士、浙江大学微纳电子学院院长吴汉明主题报告华为海思AI高级技术专家李艳华主题报告各大高校选手代表宣读参赛誓词经过决赛上机考试、笔试、分组答辩及最终竞演环节的激烈角逐，2022年8月4日，“华为杯”第五届中国研究生创“芯”大赛颁奖仪式在浙江大学杭州国际科创中心（简称科创中心）落下帷幕。来自全国各大高校、企业、科研机构的集成电路行业专家、优秀青年学子共同见证第五届大赛创“芯”之星诞生，为第五届大赛画上圆满句号。决赛上机、笔试、答辩等环节决赛同期举行校企合作对接会、人才集市、浙江大学微纳学术节、集成电路企业参观等活动，积极助力集成电路产教融合和高端人才引育工作。决赛同期活动（部分）中国科学院院士、科创中心首席科学家杨德仁，中国学位与研究生教育学会副会长金保昇教授、副秘书长赵瑜，杭州市委组织部副部长、市委人才办常务副主任陈键，杭州市经济和信息化局副局长杨柳春，中国研究生创“芯”大赛执行主任委员王志华教授，中国研究生创“芯”大赛、中国研究生电子设计竞赛发起人周祖成教授，浙江大学研究生院研究生培养处处长王青青教授，华为公司竞赛管理部部长王爱猛以及组委会、执委会、专委会和集成电路行业专家学者、企业代表、参赛师生等出席颁奖典礼。杨德仁院士在致辞中向社会各界对本届大赛的辛勤奉献表示由衷感谢。他指出，我国集成电路产业虽“芯”路崎岖，但未来可期。他祝愿创“芯”大赛越办越好，全体参赛师生科研攻关之路再攀新高，我国集成电路产业发展早日实现跨越式的发展、里程碑式的突破，同时欢迎青年学子加入科创中心，抢抓集成电路产业发展的黄金机遇期，携手推动集成电路产业发展迈上新的台阶。金保昇指出，中国研究生创新实践系列大赛坚持以研究生为主体，以国家战略需求为导向，以行业企业参与为支撑，打造政产学研用合作创新平台，为研究生搭建创新交流的舞台。第五届中国研究生创“芯”大赛作为中国研究生创新实践系列大赛的主题赛事之一，积极开展各项活动，打造研究生培养单位和企业之间的桥梁，助推产教融合协同育人事业发展。他希望同学们把国家需要当成自身发展方向，将科研成果写在祖国大地上，脚踏实地、持续奋斗，不负时代、不负青春，成长为集成电路行业未来领军人才。王志华在总结中指出，本次大赛在各方合力推动下取得显著进步：一是报名参赛队伍稳步上升。共有来自全国96所研究生培养单位的503支队伍报名参赛，79%为硕士研究生，12%为博士研究生。二是加大企业命题参与度，促进校企协同育人。本届赛事吸引了多家优秀企业进行命题，命题范围覆盖集成电路全流程、全产业链，极大匹配了“研究生竞赛”属性。三是赛事活动丰富，切实贯通产业链和教育链的相互衔接。大赛先后举办“创‘芯’1+1”线上讲座，器件建模工具培训，专场高端人才专场招聘会、集成电路企业参观、校企合作对接会等活动。四是严格落实疫情防控举措，积极开启线上赛事工作，本届赛事首次采取线上线下结合方式，顺利完成了决赛环节。五是总奖金奖励创历史新高，地方政府积极定制人才政策，赛事所在杭州市积极定制人才政策，分别针对符合条件的创“芯”之星等奖项获得者给予D类、E类、F类人才认定。王爱猛表示，华为的发展离不开高校的大力支持，高校源源不断地输送优秀人才，为华为持续注入新鲜血液，成为企业不断向前发展的动力。“华为杯”第五届中国研究生创“芯”大赛继续吸引了来自全国众多高校的优秀学子，大赛为同学们提供了非常好的学习、交流和实践的舞台，华为希望和优秀学子一起参与到这项有意义的赛事中来，同时期待能和大家一起，把数字世界带入每个人、每个家庭、每个组织，共建万物互联的智能世界。闭幕式上，下届承办单位代表华中科技大学集成电路学院院长缪向水教授发表了致辞并交接赛旗。经过上机考试、笔试、分组答辩及最终竞演环节的激烈角逐，大赛最高荣誉「创“芯”之星」称号最终由来自上海交通大学“麻辣香锅队”、华中科技大学的“啊对对对对对队”以及西安电子科技大学“氧化镓小分队”三支队伍夺得。中国科学院院士、浙江大学杭州国际科创中心首席科学家杨德仁为第五届创“芯”大赛的创“芯”之星颁奖。创“芯”之星队伍合影中国研究生创芯大赛组委会执行主任委员王志华、华为公司竞赛管理部部长王爱猛、浙江大学研究生院研究生培养处处长王青青共同为一等奖队伍颁奖。一等奖队伍合影中国学位与研究生教育学会副秘书长赵瑜、中国研究生创芯大赛专家委员会常务副主任委员盖伟新、清华校友总会集成电路专业委员会秘书长刘卫东、中国科学院微电子研究所研究员周玉梅、浙江大学杭州国际科创中心主任杨建义、浙江大学微纳电子学院副院长马建国共同为二等奖队伍颁奖。二等奖队伍合影中国研究生创“芯”大赛组委会顾问周祖成、杭州市经济和信息化局副局长杨柳春共同为优秀指导教师奖获奖教师颁奖。优秀指导教师奖（部分）合影中国学位与研究生教育学会副会长金保昇、中共杭州市委组织部副部长、市委人才办常务副主任陈键共同为优秀组织奖获奖单位颁奖。优秀组织奖单位合影第五届大赛有来自华为、格科微、新思、Cadence、日月光、艾为、泰瑞达、华大九天、京微齐力、极海半导体、平头哥共十一家企业设置企业命题与专项奖。来自清华大学、东南大学、电子科技大学、西安电子科技大学等26所高校的57支队伍荣获企业专项奖。华为海思杭研院人力资源主管李长敏为华为企业命题特等奖及一等奖队伍颁奖。华为企业命题特等奖队伍合影华为企业命题一等奖队伍合影格科微电子格科微电子（上海）有限公司资深总监乔劲轩为格科微企业命题一等奖队伍颁奖。格科微企业命题一等奖队伍合影新思科技教育项目负责人王婧为新思科技企业命题一等奖队伍颁奖。新思科技企业命题一等奖队伍合影上海楷登电子科技有限公司数字实现和签收部门数字产品资深高级总监刘淼为Cadence企业命题一等奖队伍颁奖。Cadence企业命题一等奖队伍合影中国研究生创芯大赛组委会秘书处秘书长涂丛慧为日月光SiP创新奖一等奖队伍颁奖。日月光SiP创新奖一等奖队伍合影浙江大学杭州国际科创中心副主任夏雷为艾为电子企业命题一等奖队伍颁奖。艾为电子企业命题一等奖队伍合影泰瑞达（上海）有限公司研发总监侯毅为泰瑞达企业命题一等奖队伍颁奖。泰瑞达企业命题一等奖队伍合影北京华大九天科技股份有限公司市场合作总监余涵为华大九天企业命题一等奖队伍颁奖。华大九天企业命题一等奖队伍合影京微齐力（北京）科技有限公司市场宣传经理李云琴为京微齐力企业命题一等奖队伍颁奖。京微齐力企业命题一等奖队伍合影珠海极海半导体有限公司副总经理王远学为极海半导体企业命题一等奖队伍颁奖。极海半导体企业命题一等奖队伍合影北京邮电大学教授、中国研究生创“芯”大赛专家委员会委员刘雯为平头哥企业命题一等奖队伍颁奖。平头哥企业命题一等奖队伍合影第五届大赛承办单位浙江大学杭州国际科创中心针对赛事增设创业投资意向奖励环节，以促进团队创新创业与项目落地。来自浙江大学、华中科技大学、西安电子科技大学的三支队伍共获得创业投资意向总金额奖励1000万元，为中国“芯”注入新动能。第五届大赛举办地浙江大学杭州国际科创中心，致力于建设面向人才培养、前沿科技和社会服务的新型大学校区，是新时代浙江大学和杭州市全面深化市校战略合作共建的重大科技创新平台。“华为杯”第五届中国研究生创“芯”大赛的成功举办，必将为浙江大学杭州国际科创中心发展增添新动能！

“华为杯”第五届中国研究生创“芯”大赛决赛现场经过了为期三天的精彩角逐，大赛团队奖项评选出了15支一等奖团队，其中3支队伍获得本届创“芯”之星最高奖项；36支二等奖团队，102支三等奖团队；20个优秀组织奖、20名最佳指导奖。企业专项奖共57支获奖团队，具体详见下表："华为杯"第五届中国研究生创“芯”大赛获奖总名单学校队伍名称奖项大赛团队奖上海交通大学麻辣香锅队一等奖创芯之星华中科技大学啊对对对对队一等奖创芯之星西安电子科技大学氧化镓小分队一等奖创芯之星上海交通大学吃嘛嘛香一等奖上海交通大学下楼做核酸一等奖上海交通大学妙手队一等奖上海交通大学热血篮球2.0一等奖华东师范大学明芯见性一等奖东南大学IC小分队一等奖浙江大学求是芯瞳一等奖浙江大学上电一等奖武汉大学微芯Pro一等奖华中科技大学迈慕锐芯一等奖西安电子科技大学芯源翼马一等奖中国科学院大学UCAS小分队一等奖清华大学登杰队二等奖北京航空航天大学B527二等奖上海交通大学钩深致远二等奖上海交通大学不聚集不扎队二等奖华东师范大学芯长征路上的摇滚二等奖华东师范大学ICDM特别行动队二等奖东南大学SEU120二等奖浙江大学无根之木二等奖浙江大学JWY二等奖杭州电子科技大学射频EDA小分队二等奖厦门大学独具匠“芯”二等奖华中科技大学安芯二等奖华中科技大学智多芯Ultra二等奖华中师范大学PLAC向前冲队二等奖湖南大学芯动未来二等奖电子科技大学三电学子二等奖电子科技大学808芯希望二等奖电子科技大学知声二等奖西安交通大学行云流水二等奖西安交通大学Sailing二等奖西安电子科技大学芯情很好二等奖西安电子科技大学AD9213二等奖西安电子科技大学怦然芯动二等奖西安电子科技大学TDTN二等奖西安电子科技大学一路同芯二等奖西安电子科技大学芯闻联播二等奖西安电子科技大学小旋风二等奖西安电子科技大学芯火相传二等奖西安电子科技大学红鲤鱼与绿鲤鱼与鱼队二等奖西安电子科技大学星际路由二等奖西安电子科技大学芯梦启航二等奖西安电子科技大学紫极魔瞳二等奖宁波大学HoldOn队二等奖广东工业大学ReShaker二等奖广东工业大学毛毛虫队二等奖广东工业大学环上多项式二等奖北京交通大学随“芯”而动三等奖北京交通大学温暖的有“芯”人三等奖北京工业大学老刘说得队三等奖天津大学尤里X三等奖天津大学PrizeHarvester三等奖天津大学噪声放大队三等奖中北大学比完回来开派队三等奖中北大学您说的队三等奖哈尔滨工程大学三人行三等奖复旦大学VIPlab三等奖上海交通大学你说得都队三等奖华东师范大学带显神通三等奖华东师范大学破晓星辰三等奖南京大学酸奶水果捞三等奖南京航空航天大学可计算布尔代数小分队三等奖南京邮电大学芯有灵矽三等奖江苏大学赫兹非凡队三等奖江苏大学江大红芯三等奖浙江大学空中楼阁三等奖浙江大学那就太好三等奖浙江大学ic假行僧三等奖浙江大学GHz芯动三等奖浙江大学前沿先锋队三等奖杭州电子科技大学芯芯之火三等奖温州大学芯系天下三等奖安徽大学农夫山泉队三等奖安徽大学起个名字吧三等奖安徽大学AI之芯三等奖合肥工业大学全“芯”全“仪”三等奖厦门大学追光者三等奖厦门大学十万伏特三等奖厦门大学疫尘不染三等奖福州大学晚辈夜晶电势三等奖济南大学济南大学微纳电子实验室三等奖郑州大学芯希望三等奖武汉大学中芯导航三等奖武汉大学电气芯手队三等奖武汉大学珞珈智芯三等奖武汉大学珞镓千存三等奖华中科技大学HiSupply三等奖华中科技大学软开关三等奖华中科技大学光电芯势力三等奖武汉理工大学武理数学小分队三等奖华中师范大学CCNU孤勇者三等奖中山大学这芯保熟三等奖华南理工大学铜芯未泯三等奖华南理工大学星海捞月队三等奖重庆大学七“芯”瓢虫三等奖重庆大学002小分队三等奖西南交通大学拉扎维没有地中海三等奖电子科技大学DMC三等奖电子科技大学808YYDS三等奖电子科技大学WeBack三等奖电子科技大学“芯”光熠熠队三等奖电子科技大学CVISP三等奖西安交通大学芯飞扬三等奖西安交通大学中华有芯三等奖西安交通大学OEIC_LIDAR三等奖西北工业大学破冰小组三等奖西北工业大学高级技工三等奖西北工业大学快速思考三等奖西北工业大学振荡的带隙三等奖西北工业大学卓尔不群三等奖西安理工大学云图三等奖西安电子科技大学芯芯念念三等奖西安电子科技大学通信大兵三等奖西安电子科技大学芯光熠熠三等奖西安电子科技大学芯玥之光三等奖西安电子科技大学芯想事成三等奖西安电子科技大学我的市长父亲三等奖西安电子科技大学寸芯千功三等奖西安电子科技大学求索小分队三等奖西安电子科技大学芯绿三等奖西安电子科技大学“声声”不息三等奖西安电子科技大学拉扎维说的对三等奖西安电子科技大学三个顶俩队三等奖西安电子科技大学芯冠疫苗三等奖西安电子科技大学反正我们都队三等奖西安电子科技大学探为观止三等奖西安电子科技大学百发百中队三等奖西安电子科技大学星星之火三等奖西安电子科技大学西部来电三等奖西安电子科技大学3H小分队三等奖西安电子科技大学IC小伙儿三等奖西安电子科技大学创新团三等奖西安电子科技大学芯潮澎湃队三等奖西安电子科技大学上城大院三等奖西安电子科技大学做好防护三等奖西安电子科技大学一只晶体管三等奖西安电子科技大学LiDAR小分队三等奖西安电子科技大学知智创造未来三等奖西安科技大学安途（Auto）三等奖长安大学做核酸要排队三等奖西北农林科技大学往生堂三等奖兰州理工大学随“芯”所欲三等奖宁波大学NOICNOSTAR三等奖宁波大学芯DwenDwen三等奖宁波大学DC-DC迷茫小队三等奖宁波大学能量俘获三等奖国防科技大学JCC三等奖上海电力大学双一“刘”三等奖西安邮电大学726726三等奖优秀指导教师奖上海交通大学郭小军上海交通大学何卫锋上海交通大学刘晓鸣上海交通大学刘彦上海交通大学吴林晟上海交通大学赵健华东师范大学黄磊磊华东师范大学石春琦东南大学吴金浙江大学何乐年浙江大学黄科杰武汉大学刘昌武汉大学王豪华中科技大学廖广兰华中科技大学刘智勇华中科技大学王超华中科技大学余国义西安电子科技大学赵胜雷西安电子科技大学周弘中国科学院微电子研究所刘海洋优秀组织奖西安电子科技大学浙江大学上海交通大学华中科技大学电子科技大学西北工业大学宁波大学武汉大学西安交通大学华东师范大学厦门大学安徽大学广东工业大学西安科技大学东南大学杭州电子科技大学江苏大学中北大学华中师范大学浙江大学杭州国际科创中心华为专项奖浙江大学上电特等奖电子科技大学808芯希望特等奖西安电子科技大学怦然芯动一等奖广东工业大学毛毛虫队一等奖清华大学登杰队一等奖广东工业大学环上多项式一等奖北京工业大学老刘说得队一等奖浙江大学ic假行僧二等奖浙江大学无根之木二等奖西安交通大学中华有芯二等奖浙江大学JWY二等奖西安电子科技大学我的市长父亲二等奖南京大学酸奶水果捞二等奖郑州大学郑在“芯”中二等奖杭州电子科技大学dv_club二等奖北京航空航天大学LLM二等奖中国原子能科学院研究院躺平咸鱼队二等奖西安电子科技大学芯芯芯芯二等奖杭州电子科技大学这个芯片不太队二等奖格科微专项奖西安电子科技大学芯芯念念一等奖西安电子科技大学TDTN一等奖西安电子科技大学画什么都不队二等奖西安理工大学CIS精英队二等奖新思专项奖东南大学SEU120一等奖西安电子科技大学eda加油二等奖东南大学EDA小组二等奖西安电子科技大学芯有灵犀队二等奖Cadence专项奖中国科学院大学UCAS小分队一等奖武汉理工大学武理数学小分队二等奖东南大学SEU小分队二等奖武汉理工大学摆年难得一遇二等奖日月光SiP创新奖西北农林科技大学往生堂一等奖临沂大学临大梦之蓝二等奖艾为专项奖宁波大学DC-DC迷茫小队一等奖浙江大学空中楼阁一等奖电子科技大学333boost二等奖南京邮电大学芯有灵矽二等奖杭州电子科技大学芯芯之火二等奖郑州大学“芯”向未来二等奖泰瑞达专项奖合肥工业大学全“芯”全“仪”一等奖华大九天专项奖杭州电子科技大学射频EDA小分队一等奖电子科技大学DMC一等奖华东师范大学ICDM特别行动队二等奖华南理工大学星海捞月队二等奖上海电力大学双一“刘”二等奖中国科学院大学DHZ二等奖京微齐力专项奖西安电子科技大学通信大兵一等奖西安电子科技大学百发百中队二等奖北京航空航天大学B527二等奖福州大学晚辈夜晶电势二等奖极海半导体专项奖哈尔滨工程大学三人行一等奖电子科技大学IC创造营二等奖郑州大学GD413二等奖平头哥专项奖广东工业大学ReShaker一等奖广东工业大学三个菜鸟二等奖西安电子科技大学向芯队二等奖浙江大学安芯落意二等奖注：上述奖项中各奖项排名不分先后。

“华为杯”第五届中国研究生创“芯”大赛初赛评审工作自启动以来，受到来自高校、企业等各界人士的广泛关注。本届大赛共有503支队伍报名，经过大赛专家评审组从“先进性、创新性、展示效果与应用价值”多维度下的严格评审及复议工作，最终确定154支队伍入围决赛，入围名单详见下表。（按照学校单位代码排序）序号学校团队1清华大学登杰队2北京交通大学随“芯”而动3北京交通大学温暖的有“芯”人4北京工业大学老刘说得队5北京航空航天大学B5276天津大学PrizeHarvester7天津大学尤里X8天津大学噪声放大队9中北大学比完回来开派队10中北大学您说的队11哈尔滨工程大学三人行12复旦大学VIPlab13上海交通大学不聚集不扎队14上海交通大学妙手队15上海交通大学吃嘛嘛香16上海交通大学热血篮球2.017上海交通大学下楼做核酸18上海交通大学钩深致远19上海交通大学麻辣香锅队20上海交通大学你说得都队21上海电力大学双一“刘”22华东师范大学破晓星辰23华东师范大学明芯见性24华东师范大学芯长征路上的摇滚25华东师范大学带显神通26华东师范大学ICDM特别行动队27南京大学酸奶水果捞28东南大学IC小分队29东南大学SEU12030南京航空航天大学可计算布尔代数小分队31南京邮电大学芯有灵矽32江苏大学赫兹非凡队33江苏大学江大红芯34浙江大学求是芯瞳35浙江大学那就太好36浙江大学前沿先锋队37浙江大学GHz芯动38浙江大学社会主义核心价值观很队39浙江大学上电40浙江大学ic假行僧41浙江大学无根之木42浙江大学JWY43浙江大学空中楼阁44杭州电子科技大学芯芯之火45杭州电子科技大学射频EDA小分队46温州大学芯系天下47安徽大学农夫山泉队48安徽大学起个名字吧49安徽大学AI之芯50合肥工业大学全“芯”全“仪”51厦门大学疫尘不染52厦门大学追光者53厦门大学独具匠“芯”54厦门大学十万伏特55福州大学晚辈夜晶电势56济南大学济南大学微纳电子实验室57郑州大学芯希望58武汉大学珞珈智芯59武汉大学电气芯手队60武汉大学中芯导航61武汉大学微芯Pro62武汉大学珞镓千存63华中科技大学软开关64华中科技大学HiSupply65华中科技大学光电芯势力66华中科技大学安芯67华中科技大学智多芯Ultra68华中科技大学啊对对对对队69华中科技大学迈慕锐芯70武汉理工大学武理数学小分队71华中师范大学PLAC向前冲队72华中师范大学CCNU孤勇者73湖南大学芯动未来74中山大学这芯保熟75华南理工大学铜芯未泯76华南理工大学星海捞月队77重庆大学七“芯”瓢虫78重庆大学002小分队79西南交通大学拉扎维没有地中海80电子科技大学808YYDS81电子科技大学CVISP82电子科技大学三电学子83电子科技大学WeBack84电子科技大学知声85电子科技大学“芯”光熠熠队86电子科技大学808芯希望87电子科技大学DMC88西安交通大学芯飞扬89西安交通大学Sailing90西安交通大学OEIC_LIDAR91西安交通大学行云流水92西安交通大学中华有芯93西北工业大学卓尔不群94西北工业大学快速思考95西北工业大学高级技工96西北工业大学振荡的带隙97西北工业大学破冰小组98西安理工大学云图99西安电子科技大学一路同芯100西安电子科技大学芯绿101西安电子科技大学芯潮澎湃队102西安电子科技大学IC小伙儿103西安电子科技大学三个顶俩队104西安电子科技大学LiDAR小分队105西安电子科技大学求索小分队106西安电子科技大学创新团107西安电子科技大学芯想事成108西安电子科技大学芯情很好109西安电子科技大学芯玥之光110西安电子科技大学上城大院111西安电子科技大学星际路由112西安电子科技大学芯冠疫苗113西安电子科技大学拉扎维说的对114西安电子科技大学AD9213115西安电子科技大学小旋风116西安电子科技大学芯光熠熠117西安电子科技大学反正我们都队118西安电子科技大学芯火相传119西安电子科技大学做好防护120西安电子科技大学芯闻联播121西安电子科技大学红鲤鱼与绿鲤鱼与鱼队122西安电子科技大学寸芯千功123西安电子科技大学3H小分队124西安电子科技大学探为观止125西安电子科技大学西部来电126西安电子科技大学紫极魔瞳127西安电子科技大学星星之火128西安电子科技大学芯梦启航129西安电子科技大学一只晶体管130西安电子科技大学知智创造未来131西安电子科技大学氧化镓小分队132西安电子科技大学“声声”不息133西安电子科技大学芯源翼马134西安电子科技大学怦然芯动135西安电子科技大学我的市长父亲136西安电子科技大学芯芯念念137西安电子科技大学TDTN138西安电子科技大学通信大兵139西安电子科技大学百发百中队140西安科技大学安途（Auto）141长安大学做核酸要排队142西北农林科技大学往生堂143兰州理工大学随“芯”所欲144宁波大学芯DwenDwen145宁波大学能量俘获146宁波大学HoldOn队147宁波大学NOICNOSTAR148宁波大学DC-DC迷茫小队149西安邮电大学726726150广东工业大学毛毛虫队151广东工业大学环上多项式152广东工业大学ReShaker153中国科学院大学UCAS小分队154国防科技大学JCC

赛题：大型数字设计实现中关键时序瓶颈的系统分析方法赛题数据：一个数字运算模块带库的db（居于物理实现）赛题简介在大型数字设计的实现(implementation,即综合/P&R)中，因为数据流的复杂交错、先进工艺的多重影响（寄生参数、信号串扰等）以及版图设计合理性和时钟树实现等因素的影响，设计时序报告中的违例并不一定代表着设计里最有挑战的设计瓶颈。在超高速CPU核的实现过程中，最后阶段的关键路径收敛都需要经历一段时间的艰辛细调（一般我们称为timingECO）。ECO的前期阶段的一般违例可以借助EDA工具进行自动化修复，后期遗留一般是工具自动化很难处理的复杂情况。此时工程师一般按照过往经验做细节的时序分析，然后运用多种技巧多次迭优化的方式达成时序收敛。本赛题希望可以通过一种比较系统的时序分析办法，在刨除物理设计的影响下追踪并诊断出设计的时序瓶颈。此分析的结论可以在设计实现早期或timingECO阶段提供加速设计收敛的指引。本赛题的数据采用了一个已做了初步物理实现（place&route）的富含数据运算特性（通常称datapathdesign）的模块，采用的库为虚拟的32纳米的工艺库。设计的基本信息如下表设计大小~0.16Minstance寄存器总量~8.4K设计现时钟频率666MHz具体要求第一部分：设计瓶颈分析本部分所用数据为已完成单元布局（cellplacement），时钟延迟为idealclock。参赛者需要在PT环境下读入本赛题数据，进行时序分析，检查设计里的可进一步优化时序路径，找出设计的理论频率上限。具体可优化的时序路径在此场景下假定为下列几类：1.假违例：一个时序路径下的逻辑单元，其delay为设计中其它所有同样单元的delay的平均值的2倍或以上，则该单元的delay可认为不合理，可以被替代为设计中其它所有同样单元的delay的平均值。逻辑单元的delay的平均值的获取方式：参赛者需在PT读入设计数据，然后用report_paths_of_interest.tcl（数据包里提供的脚本）产生时序报告（paths_of_interest.rpt）。参赛者可以通过tcl、perl或python分析paths_of_interest.rpt,统计出该报告里的cell类型和这些cell类型在此时序报告里的delay平均值。假违例的处理例子如下：假设参赛者通过统计，得出libcellAO221X1_LVT在本设计的平均delay为0.0497。而现有一个路径下（时序报告如图1）该cell的delay超出该平均的的2倍（如下例该cell的delay为0.1316）。此时参赛者可以通过set_annotated_delay的方式，把该cell的delay人为设为此libcell的delay的平均值，作为评估设计合理优化后该cell的delay。此时序路径的通过该处理后违例值由原来的-0.1573缩小为-0.0761（如图2）。图1图22.冗余buffer或inverter：时序路径下的冗余buffer或连续成对的inverter归类为可优化逻辑（注：冗余buffer或inverter为去除后设计功能对等且不产生新的设计实现违例如max_fanout）。该buffer或inverter假定为被移除后不引起其它部分的时序变化。例子：如图3所示，假设如下4个buffer.“x_ct_cp0_regs/clock_opt_opto_gre_mt_inst_269433”“x_ct_cp0_regs/clock_opt_opto_gre_mt_inst_269430”“x_ct_cp0_regs/clock_opt_opto_gre_mt_inst_269422”“x_ct_cp0_regs/clock_opt_opto_gre_mt_inst_269421”移除后不造设计的max_fanout违例，那么通过remove_buffer移除该4个冗余buffer后，可以得到优化后的时序，如图4。设计的违例由原-0.1507缩小为-0.0769。图3图43.时钟延迟的借用：每一个逻辑路径，最大可以往前2级或后2级通过时钟延迟的推移（借用的办法）来提升设计频率；但时钟的最大借用值不能超过时钟周期的一半。时钟延迟只能在目前时钟延迟的现有值上调整，并假定相关时钟调整只影响该路径下的launchFF寄存器或captureFF寄存器的时钟延迟，不影响其它时序。例子：如下图5所示，时序路径违例-0.0222。在逻辑路径(datapath)无法进一步有效优化的情况下，可以考虑把launch时钟延迟减小或把capture时钟延迟增长。假设该例子launch时钟延迟减小会造成前序相关的时序路径产生新的违例，而capture端的时钟延迟增长并没有造成后序的相关时序路径产生新的违例。此时我们选择后者（即通过set_clock_latency增长capture端的时钟延迟）。此优化后，新的时序如图6所示。设计从原违例-0.0222提升为正的0.0078。图5图6为了避免产生过多的分歧，参赛者需要上面1，2，3顺序进行时序优化分析。参赛者可以在PT里通过tcl脚本完成所有的分析；也可以通过PT产生文本报告，再借助perl/python程序进行分析处理。本分析部分需要产生真实的前10关键路径，此10个路径需要每个路径的launch和capture的FF寄存器和另外的9个路径都不相同。第二部分：虚拟timingECO本部分所用数据为已完成完整布局布线（placement&routing）的结果，带有完整的时钟数。参赛者根据第一部分的分析脚本或小软件，模拟P&R实现工程师在timingECO阶段所作的ECO操作，参赛者需要在PT环境下读入本赛题数据，进行时序分析，找出可被优化的时序违例路径，并判断通过虚拟ECO操作后可时序的最高频率。考虑时间和背景限制，具体可实现ECO限定为和第一部分一样的3类时序可优化情况，即假违例、冗余buffer或inverter和时钟延迟的借用。和第一部分不同的是，所用数据时钟延迟为真实延迟（nonideal），所以其中时钟延迟只能在目前时钟延迟的现有值上通过ECO（如size_cell,insert_buffer,remove_buffer等）调整。例子：如下图7所示，时序路径违例-0.0518。通过分析，launch时钟延迟为0.3572，capture时钟延迟为0.2533。在逻辑路径(datapath)无法进一步有效优化的情况下，可以考虑把launch时钟延迟减小或把capture时钟延迟增长。假设该例子launch时钟延迟减小会造成前序相关的时序路径产生新的违例，而capture端的时钟延迟增长并没有造成后序的相关时序路径产生新的违例。此时我们选择后者（即通过insert_buffer增长capture端的时钟延迟）。此优化后，新的时序如图8所示。设计从原违例-0.0518提升为正的0.0186。参赛者在第一部分的的脚本（或软件）基础上，增加代码自动产生ECO操作的所需的PTTCL脚本，ECO操作需按上述1，2，3顺序进行时序优化。自动产生出来的脚本需要在PT里执行无错，并在执行虚拟ECO后用提供的gen_rpt.tcl报出新的时序总结报告。图7图8评分标准与奖项设置赛题作品由虚拟ECO的结果和设计瓶颈分析结果分两步加计评分构成。虚拟ECO结果部分评分细则：虚拟ECO后的网表需要跟原网表功能一致（即能通过Formality的形式验证）才算有效。参赛者可以不做形式验证，命题单位会执行形式验证以确保设计合格。符合形式验证的设计以其设计频率进行打分。达到550MHz开始记分，计分有三个不同阶梯，频率越高部分，每MHz得分越高。550-600MHz区间每增加10MHz为计1分；600-700MHz区间每增加5MHz计1分；超过700Mhz，每增加2MHz计1分，不设上限。设计瓶颈分析部分评分细则：时序瓶颈分析的总运行时间不得超过2小时，分析需找出至少10条真实关键路径（真实关键路径即该路径不含有“具体要求”部分所描述的3种可优化情况，即假违例、冗余buffer或inverter和时钟延迟的借用）。运行时间超过2小时或找出真实关键路径少于10条的，此部分为0分；时序瓶颈分析的总运行时间少于2小时且找出10条或以上真实关键路径的，根据CPU运行效率高低决定1，2，3档，分别给予30分、25分、20分。奖项设置：一等奖1名，奖金人民币10000元；二等奖3名，奖金各人民币5000元.作品提交要求成果展示PPT；设计瓶颈诊察分析脚本（可用语言为tcl,perl或python）和由该脚本自动产生的虚拟ECO的PTTCL脚本；诊察的结果（前10关键路径）和虚拟ECO后用gen_rpt.tcl产生出来的时序报告。涉及软件PT（时序分析和虚拟ECO检验）（以及相应用户手册）Formality（用于形式验证检验）（以及相应用户手册）数据包报名参赛者可发送数据包申请邮件至snps_cpicic22@synopsys.com申请邮件请遵循如下格式：邮件主题：“2022创芯大赛新思科技命题数据包申请_XX大学”邮件正文请列明以下信息：申请者：申请者单位：（学院、专业、年级）联系电话：参赛队员：指导老师：命题类似项目/学习课程过往经历：（250字左右简要说明）

赛题一：利用AI技术优化模拟信号源芯片自动化测试设备（ATE）是半导体高端设备中的一类，其技术进步本身基于芯片设计与制造技术的进步，同时又存在如何使用已有芯片（有限性能）测试未来芯片（更高性能）的挑战。越发复杂的测试需求对测试设备和系统搭建提出了更高的挑战，提供超过高性能被测对象（DUT）更高性能的信号源是挑战之一。在固有物理性能极限限制下，新兴的的AI技术为我们提高信号源信号质量打开了全新的思路。我们在探索将现有硬件系统搭配AI技术得以实现性能突破的可能。要求：设计（或使用）常规正弦模拟信号源（作为待优化基础系统）建立理论解释系统工作原理（不限方式），提取系统质量关键指标（不限种类，精度，可靠性，稳定性等）使用AI算法（不限算法种类）针对系统一项（必要项）或多项（加分项）关键指标进行优化，提供：理论验证，请说明原理或公式推导优化算法源码或伪码实际系统优化先后关键指标对比标注:报名参赛的前三十只队伍凭预研方案（PPT），将获得泰瑞达提供的一套参考信号发生与采集硬件电路。预研方案中包括但不限于：描述信号源电路的设计目标；参考文献检索；描述设计思路；该硬件电路仅作为参考，参赛队伍可以自行搭建或利用已有硬件电路实现功能。参赛者可自由选择在仿真环境中完成优化设计或利用实际系统硬件平台完成优化设计，可自由选择采用MCU/ARM/DSP/FPGA/PC等任何系统实现。例如：利用提供的参考硬件电路中的D/A生成正弦信号，并利用A/D测量生成信号的主要指标（SNR，THD）。评分标准：基本信号系统描述的科学性和准确性（是否有足够理论支撑，是否考虑现实环境的影响因素）优化方案的创新性方案的最终优化效果（AI模型的性能指标，优化后信号源的指标等）预研方案，优化报告的质量；源代码或伪代码质量；提供硬件实测原始数据加分；如果参赛队伍为非首次参赛，请提供与以往方案相比的创新点与优化效果；输出要求：设计说明文档硬件电路描述，原理图，版图（可选）；AI模型描述，实现源代码或伪代码；优化原理与算法；优化结果；实测原始数据datalog（优化前，优化后）或仿真数据；系统演示视频；附录：参考硬件电路https://www.waveshare.net/shop/High-Precision-AD-DA-Board.htmAD:ADS1256,24-bit8Channel,datarateupto30ksps(TeradyneADCteamdevelopedthetestsolutionforthisdeviceonFLEXplatform:>)DA:DAC8552,16-bit2Channel,settlingtime10us赛题二：程序语言-UML时序智能生成器在集成电路行业，随着芯片设计和制造技术的进步，程序规模日益增大，越来越多的项目采用高速迭代的敏捷开发模式，由此为开发及测试人员带来项目周期短，复杂度高的挑战。如果设计一个智能分析器，以自动化分析程序的逻辑及执行流程，并生成UML的时序图，以图形的方式直观表现出程序架构，就可以有效地提高代码分析的效率，缩短项目迭代周期。要求：参赛者可自行决定要使用的开发语言；参赛者可选择任意一种程序语言作为分析对象，推荐使用C++,C#,Java,Python,Javascript或者VB等常见编程语言；完成分析对象语言的词法语法分析，并最终生成UML时序图；可使用开源的第三方库，但更鼓励参赛者自行完成词法语法分析器以及时序图生成器，评分标准根据分析工具支持的程序复杂度:一份文件，程序中只有函数，表达式，没有流程控制语句和全局对象的定义。一份文件，程序中有ifelse和loop等流程控制语句，并且有嵌套调用。多份文件，并在b的基础上增加全局变量类定义和不同文件间的类定义调用（可约束文件名和类名需一致，一个文件中至少包含一个类）。协同输出的成果物质量；设计文档的完整性及可读性；源代码的可读性；使用自主研发的语法分析器加分使用自主研发时序图生成器加分可支持多语言环境加分；如果参赛队伍为非首次参赛，请提供与以往方案相比的创新点与优化效果；输出要求：设计文档（设计文档中标明所选难度）；源代码；测试报告；工具要分析的原始代码（输入件）；UML时序图；奖项设置:一等奖（一支队伍）奖金10,000元人民币二等奖（三支队伍）奖金5,000元人民币泰瑞达公司为获奖选手提供丰富多彩的实习机会，对获奖毕业生开放各种研发类职位，并有优先录用机会。赛题专项答疑:Email地址：contest.china@teradyne.com企业命题答疑请注明：华为杯、参赛题目编号、参赛队伍信息（学校，队伍编号）、联系方式（姓名，email地址，联系电话等）、问题描述申请赛题一的参考硬件电路板请注明：请在邮件中标注邮寄信息包括：学校名称，参赛队长姓名、联系电话、配送地址

各研究生培养单位：中国研究生创“芯”大赛（以下简称“大赛”）是由教育部学位管理与研究生教育司指导，中国学位与研究生教育学会、中国科协青少年科技中心联合主办的“中国研究生创新实践系列大赛”主题赛事之一。大赛每年举办一次，今年为第五届，承办方为浙江大学杭州国际科创中心。赛事覆盖全国大部分集成电路相关专业研究生培养高校及科研院所，在促进青年创新人才成长、遴选优秀人才等方面发挥了积极作用，受到政府各部门、高等院校、企事业单位和社会媒体等方面的广泛关注和高度重视。为进一步促进产教融合协同办赛，培养研究生创新实践能力，指导参赛团队深入了解大赛内容，提升作品水平与参赛表现。2022年创芯大赛组委会将组织专场宣讲会，现征集宣讲会单位，有关情况通知如下：一、组织办法根据新冠疫情防控要求，宣讲会采用线上线下相结合方式进行，申请单位结合实际情况选择宣讲形式。其中，线上宣讲是指通过线上直播方式组织的宣讲会，主讲人与参赛师生均通过线上直播平台交流，建议有条件的培养单位组织师生线下统一地点集中参加线上宣讲会，并直播现场画面便于交流互动。线下宣讲是指进入校园以线下形式开展的宣讲会，主讲人与参赛师生均在线下面对面交流，组织线下宣讲的同时，线上同步进行现场直播。宣讲会按规模分为高校专场与地区专场。其中高校专场宣讲会原则上不少于50人，地区专场宣讲会不少于3所高校，总人数不少于150人，组委会根据各单位申报条件与时间，安排对应规模的宣讲活动。二、组织时间开始时间：2022年5月7日结束时间：不早于2022年5月31日三、宣讲内容1.2022年创芯大赛赛制讲解与备赛指导；2.企业命题讲解与行业技术分享；3.往届优秀团队经验分享；4.师生互动、自由提问。四、申请条件1.具备参与创芯大赛的相关学科与研究生数量基础；2.具有满足举办宣讲会的场地、网络等软硬件条件；3.取得校领导及研究生主管部门支持的单位优先。五、其他事项请于2022年5月7日（星期六）17:00前将《第五届中国研究生创“芯”大赛宣讲会申请表》（见附件）通过电子邮件反馈至创“芯”大赛组委会。联系人：张老师、徐老师，电话：0592-5770778；17606905288；13777889274邮件地址：cpicic@163.com特此通知。附件：第五届中国研究生创“芯”大赛宣讲会申请表中国研究生创“芯”大赛组委会清华海峡研究院（厦门）代章2022年4月24日附件（文章末尾可下载）：第五届中国研究生创“芯”大赛宣讲会申请表单位名称所属省市申请人电话邮箱参会师生数量参与形式□线上□线下组织形式□高校□地区学校简介与申请原因申请单位负责人：申请单位（盖章）附件1：关于征集第五届中国研究生创“芯”大赛入校宣讲单位的通知附件2：2022年第五届中国研究生创芯大赛宣讲会申请表

奖项设置一等奖1队，奖金人民币10000元/队；二等奖3队，奖金人民币5000元/队。日月光答疑邮箱Vera_Ch@aseglobal.com参赛要求参赛队伍项目计划书需包含：项目难点与创新、方案概述、可行性分析、人员组成与分工、开发计划等。作品提交要求1.参赛队伍将完成的作品提交至大赛官网；2.作品形式为视频/带语音讲解的PPT及必要的技术文档，其中视频及PPT时长限制在8分钟内，大小不超过120M。万物互联·共创科技未来异质整合的发展带动IC芯片的创新应用，先进封装和系统级封装SiP技术提供异质集成的解决方案，其封装架构整合多种不同芯片来扩充更好的功能和效能。随着终端产品对芯片的性能、尺寸等要求不断提高，异质整合愈显重要，先进封装和系统级封装SiP是引领未来科技电子产品应用发展的必然趋势。5G与AIoT人工智能兴起,智慧物联应用无处不在，智能检测与防疫，智慧科技与数字化时代加速前进，利用无线及低功耗处理器之SiP系统级封装解决方案平台，通过相关传感器（如9轴运动传感器、温湿度传感器、气体传感器等），采用机器学习的算法实现检测、识别、蓝牙无线互联等应用，实现万物物联，掌握异质集成的发展趋势。赛题1.智能制造，工业物联网，智慧城市/小区/校园/机场/港口/医疗的系统级封装(SiP)创新应用与设计达成环境安全、震动分析，降噪、自动控制、节能、预防保养的功能。创新有效率和最佳化智慧工厂与大数据管理的应用。健康，防疫检测，公共卫生监测系统。运动检测、情境识别、健康监测，环保、节能监测，安全监控。智慧建筑控制，监控水灾、土石流、停车与能源控制，空气品质，低碳环境等的创新应用。针对运用到SiP技术或SiP封装的芯片的作品，在基础分数之外酌情加分，加分最高不超过基础分的50%。建议使用软硬件平台：（1）WiFi，硅光子，5G网路/AR/VR应用；（2）IoTDK硬件开发板和其他传感器MEMS&SENSOR开发套件(ex.Arduino,Nucleo等)；（3）开发软件(SDK)forGCC/KeilIDE开发平台，蓝牙(BLE)软件库forMESH网络互联赛题2.小芯片(Chiplet)在先进封装上的高速互联设计描述及要求1.使用先进封装结构与技术(包括2.5D/3DIC封装、扇出型封装FanOut等)，达成小芯片间高速互联设计；2.设计一个满足HBM3电性规格的互联设计；3.TX驱动电压400mV；4.讯号速率6.4Gbps以上；5.讯号线之间的时滞(skew)<10ps；6.眼高>120Mv；7.眼宽>0.3UI使用的工具和环境1.布线设计软件：建议AllegroPackageDesigner(SIP230)，或其他；2.仿真：建议AnsysHFSS/AnsysSIWave/CadenceClarity3D，或是其他评审得分点1.布线设计分析与仿真结果(SignalIntegrity/PowerIntegrity)；2.时滞(skew)越小越好；3.Eyeopening越大越好；4.串扰越低越好；5.Powerdrop(DC/Dynamic)越小越好；6.功耗越小，得分越高输出要求1.布线设计思路；2.设计图档；3.仿真结果(S参数、眼图、DCIR-drop)；4.总结:方案优势、不足、改进建议等赛题3.6G行动通讯D-band(110GHz-170GHz)频带封装天线设计描述及要求1.使用封装基板，达成110GHz-170GHz天线阵列设计；2.设计一个Broadside多天线阵列；3.RFIC馈入点须在封装基板背面；4.频带：110GHz-170GHz；5.天线增益>12dBi；6.返回损耗>10dB；7.带宽>10GHz；8.幅射效率>75%；9.PP厚度60um，Core厚度为200或250，两者DK与DF为3.1及0.004；PP可以多层，但须对称（如：core以上两层PP，core以下也要两层PP）评审得分点1.天线布线设计分析与仿真结果；2.封装尺寸越小越好；3.基板层数越少越好；4.天线带宽越大越好；5.天线增益越高越好；6.阻抗匹配越佳越好；7.天线增益/天线面积越大越好输出要求1.天线布线设计；2.设计图档(.hfss)；3.仿真结果(S参数、2D&3D天线幅射场形图、增益与频率曲线图)；4.总结：方案优势、不足、改进建议等

奖项设置：一等奖2队，奖金10,000元/队；二等奖4队，奖金5,000元/队。赛题咨询邮箱：qa@geehy.com赛题一基于多串动力锂电池SOX（SOC、SOH、SOP）动态高精度估算的算法选题背景发展新能源是我国应对气候变化、推动绿色发展的战略举措。国家关于“四个革命、一个合作”能源安全新战略，实现碳达峰、碳中和战略目标，支撑构建新型电力系统，加快推动新型储能高质量规模化发展要求，催生了新能源大发展的机会。锂离子电池作为储能单元在新能源领域得到广泛应用。然而，锂离子电池系统具备容量大、串并联节数多，系统复杂的特点，加之安全性、耐久性、动力性等性能要求高、实现难度大，因此成为影响新能源推广普及的瓶颈。电池管理系统（BMS）的重要任务是保证电池系统的设计性能，主要可分解成安全性、耐久性、动力性三大方面。BMS由各类传感器、执行器、控制器以及信号线等组成，为满足相关的标准或规范，BMS功能需求包括电池电压、电流、温度等模拟量测量、采样频率同步性、SOC、SOH、SOP估算等等。本命题重点考察BMS的设计性能优化方案，旨在以较低的资源开销，实现或提高相关SOX的精度，保证电池系统的安全性和使用寿命，同时提高功率的识别度，优化功率的输入输出平滑性，提高系统工作的稳定性。输出要求算法设计文档（包含流程图，输入、输出）MATLAB算法代码以及仿真报告针对配套的算法，对芯片关键指标定义输出结论报告描述及要求多串锂电池范围：2-100串（可选，可选用MATLABSIMULINK内置锂电池模型）电池全寿命过程中SOC估算精度4%；SOH估算精度8%；SOP估算精度4%；针对影响算法的芯片关键指标（ADC采样精度、采样频率、算法复杂度）），做出优化提出假设找出瓶颈提出思路验证思路评审得分点：基础分：序号类型分值要求描述备注1MATLAB建模、仿真65实现MATLAB建模、仿真使用60-100串，得65满分使用30-60串，得50分使用2-30串，得40分3SOC精度（X）5实现3.5%≤X＜4%4SOH精度（Y)5实现6%≤Y＜8%5SOP精度（Z)5实现3.5%≤Z＜4%6ADC采样精度10采样精度≤14bit7采样频率10采样频率≤4Hz（电池全部测量完一次）基础总分100*以使用60-100串建模为例附加分：序号类型分值要求描述备注1建模分15自行建模锂电池模型2SOC精度（X）优化10实现3%≤X＜3.5%320实现X＜3%4SOH精度（Y）优化10实现5%≤Y＜6%520实现Y＜5%6SOP精度（Z）优化10实现3%≤Z＜3.5%720实现Z＜3%8ADC采样精度优化10采样精度＜14bit采样精度越低，可获得越多额外加分，单项满分10分9采样频率优化10采样频率＜4Hz采样频率越低，可获得越多额外加分，单项满分10分10创新分5算法创新度根据算法创新度加分，单项满分5分最高附加分合计100参考文档[1]陈翼星.锂电池SOC估计算法研究[D].西南交通大学,2018[2]刘熹,李琳,刘海龙.动力型锂电池SOC与SOH协同估计[J].太赫兹科学与电子信息学报,2020,18(04):750-755赛题二高响应性信号处理SoC架构设计优化选题背景高性能数模混合控制芯片是工业4.0落地的一个重要基础，大量的工业闭环控制，比如机械臂、滑轨、AGV等应用，都需要芯片来实现高速精准控制。高性能数模混合控制芯片的其中一个难点，是如何对采集到的模拟信号进行高效预处理。这里涉及到高响应性信号处理SoC架构的创新。下图描述了工业级常见的处理架构，以及存在的痛点。这个竞赛题目，希望同学们可以发挥创造力，解决这个痛点。输出要求完成架构起草输出RTL代码仿真报告输出FPGA原型机输出性能、资源评估报告描述及要求基于ArmCortexM0+、8051或者性能相当的RISC-V处理器内核实现数模混合信号处理芯片TMU运算模块建模，实现CORDIC算法加速，支持各类三角函数运算硬件CORDIC加速（atan函数）的实现（性能/功耗/面积的考虑）TMU和ADC之间的数据通信（降低CPU的吞吐）TMU需要包含APB控制接口12bit12MHzSARADC模块建模，只要实现最简单的寻址、握手、数据交互功能ADC模块包括（参考下图）：（1）ADC功能建模（模拟输入（real变量）→数字输出（寄存器变量）（2）ADC时序建模（启动数据转换→转换完成数据写入寄存器→输出标记或中断）（3）根据所选用的ADC架构正确描述ADC的数据转换时间（4）ADC模块属于APB总线上的IP，需要包含APB控制接口4.拼接后的系统，要求能实现上图“数据处理流程图”的功能，抽象的计算通路如下：为了鼓励同学们探索更大的优化空间，可参考如下典型算法流程图A/B对架构进行优化。鼓励同学们实现完整的PID算法。5.针对延时、处理器效率、面积、可迁移性4点做优化创新（1）提出假设（2）找出瓶颈（3）提出思路（4）验证思路评审得分点序号类型分值要求描述备注1基础得分60完成基于传统架构的信号处理SoC芯片，实现算法A与算法B的主要功能，在给定50MHz时钟频率下测量实现算法A与算法B所消耗的总时间，给出详细的设计报告与性能测试方案。(1)在实现算法A时，要求进行atan运算求出θ值在-90到90度以内精度做到误差不超过3%。(2)在实现算法B时，要求完成PID算法中的P、I、D三个运算功能，并且系数可调，针对0到2048的输入阶跃能跟随收敛。2延迟测评附加分16相比于原始版本的架构设计，在50Mhz频率下完成A/B算法一次完整运算所用时间减少的比重，给出详细的对比报告和分析报告，指出不同的优化技术对延迟优化的贡献。优化方案经评审方判断有效无虚报后进行排名，优化后所用时间越少排名越靠前。第一名得16分满分，第二名得8分，第三名得4分，其余队伍不加分3效率测评附加分12减少运算过程中CPU介入的机器周期优化后CPU介入时间越少排名越靠前。第一名得12分满分，第二名得6分，第三名得3分，其余队伍不加分4面积测评附加分8输出FPGA综合报告LogicElement数量越少排名越靠前。第一名得8分满分，第二名得4分，第三名得2分，其余队伍不加分5可迁移性测评附加分4兼容不同内核平台数量越多，排名越靠前（可并列）。第一名得4分满分，第二名得2分，第三名得1分，其余队伍不加分最高总分100评审方对测试结果有所怀疑时，参赛选手需按评审方提出的意见补充测试并给出解释如果未完全实现某项功能，根据技术报告的内容酌情给分附：【1】CORDIC.CORDIC（CoordinateRotationDigitalComputer）算法即坐标旋转数字计算方法，是J.D.Volder1于1959年首次提出，主要用于三角函数、双曲线、指数、对数的计算。.该算法通过基本的加和移位运算代替乘法运算，使得矢量的旋转和定向的计算不再需要三角函数、乘法、开方、反三角、指数等函数。【2】LPF算法，可以参考公式Y(k)=Y(k-1)+LPF_Coefficient*(X(k)–Y(k-1))参考文档：CORDICVLSI-IPfordeeplearningactivationfunctions,githubhttps://github.com/srohit0/CORDICHeshengWang,DigitalPIDcontrolalgorithm，DepartmentofAutomation,SJTU,2016https://robotics.sjtu.edu.cn/upload/course/1/files/Chapter51.pdf

赛题答疑邮箱zhengwenbin.zwb@alibaba-inc.com平头哥企业命题专项奖设置一等奖1队，奖金10000元二等奖3队，奖金5000元赛题：基于开源E902处理器构建双核TEE安全解决方案赛题描述：随着物联网(IOT)的高速发展，信息安全问题突显，可信执行环境（TrustedExecutionEnvironment，TEE）是保障信息安全的有效手段，因此在RISC-V处理器上构建TEE的安全能力是眼下最热门的话题。本赛题旨在利用平头哥开源的RISC-V处理器（E902）设计一个支持TEE的最小系统，为RISC-V处理器构建TEE的安全原型。双核TEE安全架构中，其中一个E902核心用作安全核，运行安全世界程序，另一个E902核心用作非安全核，运行非安全世界程序。通过双核方案实现CPU在物理上的隔离，保证非安全核无法访问安全世界的资源，包括内存和MMIO。E902安全核和非安全核之间的通信需要用到mailbox设备，安全世界的mailbox属于安全设备，非安全世界的mailbox属于非安全设备。系统从安全核上启动，完成安全配置后才能启动非安全核。参考建议：在E902非安全核后面接一个地址访问防火墙，比如IOPMP，用于约束非安全E902核对内存、MMIO的访问。提交内容：1）作品展示，包括技术创新、项目内容和后续工作2）设计报告：项目背景系统架构和安全方案，包含处理器、内存、I/O和调试的隔离方案，安全启动流程，以及关键模块的描述功能仿真、FPGA测试结果总结参考文献和团队介绍3）设计代码：SoC平台代码安全启动代码TEE/REE软件栈参考平台：SoC平台可参考开源的无剑平台（https://occ.t-head.cn/development/chip），FPGA开发平台可选择XilinxFPGA。评分标准：评分级别功能实现得分基础任务SoC至少包括基础双核E902+存储（SRAM）+IO(2个串口)30每个E902核分别运行独立的软件程序，并从串口输出打印信息30SoC实现BootROM，实现安全启动机制，比如:BootROM->TEECode->REECode20中级任务BootROM实现从安全串口加载程序10SoC实现Mailbox，双核E902通过Mailbox建立核间通信10SoC实现IOPMP，通过IOPMP来控制E902非安全核的对内存(SRAM)、MMIO(如串口)的访问权限10高级任务SoC实现Crypto加解密模块，实现硬件AES、RSA加解密算法，用于加速对程序的解密和验签，并通过IOPMP控制Crypto引擎的访问权限20设计报告设计报告应详细阐述技术方案，尤其需要突出如何实现中、高级任务的技术要点，报告应结构清晰、逻辑流畅、详略得当。10技术路线在实现中、高级任务时，应于现有的常规技术路线进行对比。如果在技术路线上有成功的改进或突破，可以根据技术路线的先进性判别得分。10总分150所有任务，功能每实现一项，即可得到该项所有分数如果未完全实现某项功能，根据技术报告的内容酌情给分